AR# 71730

DMA / Bridge Subsystem for PCI Express および UltraScale+ PCI Express Integrated Block (Vivado 2017.4) - sys_clk 要件を使用したクロック共有

説明

PCI Express IBUFDS_GTE4 の sys_clk を複数のコンポーネントで共有すると、配線問題が発生します。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

次の手順に従って、Vivado 2017.4 以降のバージョンでクロック共有がサポートされるようにします。

注記: サンプル デザインを使用する場合は、IP サンプル デザインを開く前に手順 1 および 2 を終了させます。

サンプル デザインは手順 3 および 4 で自動的に生成されるため、これらの手順を実行する必要はありません。


1) Vivado Tcl コンソールで DMA Subsystem for PCI Express または PCI Express Integrated Block に次のプロパティを設定します。

  • IP インテグレーターを使用しない (ブロック デザインを使用しない) フロー:
set_property CONFIG.ext_sys_clk_bufg true [get_ips ]
  • IP インテグレーターを使用する (ブロック デザインを使用する) フロー:
set_property CONFIG.ext_sys_clk_bufg true [get_bd_cells ]

2) 新しい設定をデザインに適用するには、IP またはブロック デザインの出力ファイルをリセットして出力ファイルを再生成します。

3) 次に示すように、デザインに BUFG_GT および BUFG_GT_SYNC をインスタンシエートします。


wire sys_clk_bufg;
wire sys_clk_ce_out;
wire sync_sc_ce;
wire sync_sc_clr.

BUFG_GT bufg_gt_sysclk (.CE (sync_sc_ce), .CEMASK (1'd0), .CLR (sync_sc_clr), .CLRMASK (1'd0), .DIV (3'd0), .I (sys_clk), .O (sys_clk_bufg));
BUFG_GT_SYNC sys_sys_clk (.CESYNC(sync_sc_ce), .CLRSYNC (sync_sc_clr), .CE(sys_clk_ce_out), .CLK(sys_clk), .CLR (1'b0));


4) DMA Subsystem for PCI Express または PCI Express Integrated Block IP のインスタンシエーションで、次のポートを追加または置換します。

.sys_clk ( sys_clk_bufg ),
.sys_clk_ce_out (sys_clk_ce_out)

改訂履歴:

2019/02/27 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34536 ザイリンクス PCI Express ソリューション センター N/A N/A
AR# 71730
日付 02/28/2019
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP