説明

問題の発生したバージョン:

• DMA / Bridge Subsystem for PCI Express v4.1 (Rev. 2) - (Vivado 2018.3)
• UltraScale+ PCI Express Integrated Block v1.3 (Rev. 4) - (Vivado 2018.3)

修正バージョンおよびその他の既知の問題: DMA Subsystem for PCI Express (Xilinx Answer 65443) / UltraScale+ PCI Express Integrated Block (Xilinx Answer 65751)

(PG213) 『UltraScale+ PCI Express Integrated Block 製品ガイド』の 「Reconfigurable Stage Twos」には、次のような記述があります。

"Essentially with Reconfigurable Stage Twos, stage 2 bitstreams can act as partial bitstreams, and therefore they are interchangeable when paired with a fixed stage 1 bitstream."（訳: リコンフィギャラブル ステージ 2 では、ステージ 2 のビットストリームがパーシャル ビットストリームになるので、固定されたステージ 1 のビットストリームとペアにする場合は、どちらを使用してもかまいません。）

UltraScale デバイスには制限事項があり、初回コンフィギュレーションを完了させるのに使用するステージ 2 ビットストリームは、ステージ 1 ビットストリームを生成したのと同じチェックポイントから生成する必要があります。

上記の製品ガイドには、この制限事項が UltraScale+ デバイスには適用されないと書かれています。ところが、UltraScale+ デバイスを使用した場合 Vivado 2018.3 で問題が出てきたため、「リコンフィギャラブル ステージ 2」は UltraScale+ デバイスではサポートされなくなりました。つまり、UltraScale デバイスの制限事項は UltraScale+ デバイスにも適用されるようになりました。

ソリューション

この問題は、このコアの今後のリリースで修正される予定です。

Vivado 2018.3 で UltraScale+ デバイスをターゲットにしてフィールド アップデートのある Tandem PCIe フローを実行する場合、初回コンフィギュレーションを完了させるのに使用するステージ 2 ビットストリームは、ステージ 1 ビットストリームを生成したのと同じチェックポイントから生成する必要があります。

パーシャル ビットストリーム生成は、次に示すように、design_field_updates.tcl スクリプトで設定できます。

変更前のコード

set updateVer1BitstreamsResult [genBitForTandemFieldUpdate $updateVer1Name {TandemPCIe}]

変更後:

set updateVer1BitstreamsResult [genBitForTandemFieldUpdate $updateVer1Name {TandemPCIe PR}]

これで、バージョン 1 の Tandem のステージ 1 とステージ 2 の両方のファイルが、PR ビット ファイルと共に生成されます。

変更前のコード

set updateVer2BitstreamsResult [genBitForTandemFieldUpdate $updateVer2Name {TandemPCIe}]

変更後:

set updateVer2BitstreamsResult [genBitForTandemFieldUpdate $updateVer2Name {PR}]

これで、バージョン 2 のステージ 2 の PR ビット ファイルが生成されますが、Tandem ビット ファイルは生成されません。

これらのパーシャル ビットストリームは、アップデート領域のみをリコンフィギュレーションし、XDMA 領域はリコンフィギュレーションされません (コアが使用されている場合)。

リコンフィギャラブル ステージ 2 ビットストリームには、コアの XDMA 部分が含まれますが、ユーザーのダイナミック領域のパーシャル ビットストリームには含まれません。

改訂履歴

2019/03/01 - 初版

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