問題の発生したバージョン: v4.2
修正バージョン: (Xilinx Answer 54025) を参照
Vivado 2018.3 から、MIG 7 Series のコンフィギュレーションの一部で問題が発生しています。
プロジェクト名/ディレクトリにあるスペースのため、Windows 10 でクラッシュやエラーが生じた場合。
MIG 7 Series をカスタマイズしようとすると (Vivado がクラッシュしなかった場合)、Tcl コンソール/エラー ログに次のようなエラー メッセージが表示されます。
ERROR: UNDEF Error in opening fpga xml file C:/Users/
ERROR: [Common 17-39] 'mig7series_init' failed due to earlier errors.
ERROR: [IP_Flow 19-3475] Tcl error in ::ipgui_design_1_mig_7series_0_0::updateAllModelParams procedure for BD Cell 'mig_7series_0'.ERROR: [Common 17-39] 'mig7series_init' failed due to earlier errors.
INFO: [IP_Flow 19-3438] Customization errors found on 'mig_7series_0'.Restoring to previous valid configuration.
ERROR: [BD 41-245] set_property error - Customization errors found on 'mig_7series_0'.Restoring to previous valid configuration.
ERROR: [Common 17-39] 'set_property' failed due to earlier errors.
Vivado 2018.3 で MIG 7 Series IP を作成またはアップグレードした場合。4 つのコントローラー (コントローラーごとに x16 インターフェイス) を持つように IP をコンフィギュレーションします。
前に検証されたピン配置/UCF が検証されません。検証中に、次のようなエラー メッセージが表示されます。
ERROR: Memory port ddr3_cke[0] should not be allocated to pad W13 which is not part of any byte groups of the bank.
Vivado 2018.3 で MIG 7 Series IP を作成またはアップグレードした場合。検証中に無効なピン配置を入力します。
[Save Log Message] をクリックすると、次のようなメッセージを示すポップアップが表示されます。
エラー メッセージをログに保存できません。
A background task is running.Please wait until it completes and try again.
MIG 7 Series IP (カスタム パーツで使用) を 2018.3 バージョンにアップグレードした場合。ip_upgrade.log に次のようなクリティカル警告メッセージが表示されます。
MIG 7 Series GUI をカスタマイズするダイアログ ボックスを開くと、カスタム パーツがアップグレードで失われ、選択できません。
Upgraded port 'ddr3_addr' width 15 differs from original width 16
vector::_M_range_check: __n (which is 0) >= this->size() (which is 0)
ERROR: [IP_Flow 19-3475] Tcl error in ::ipgui_mig_test_bd_mig_7series_0_0::updateAllModelParams procedure for BD Cell 'mig_test_bd_mig_7series_0_0'. vector::_M_range_check: __n (which is 0) >= this->size() (which is 0)
Vivado 2018.3 で新しい MIG 7 Series IP を作成した場合。カスタム パーツを作成します。前に検証されたピン配置/UCF が検証されません。
検証中に、次のようなエラー メッセージが表示されます。
ERROR: All Address/Control ports should be selected in a single bank.Address/Control selected Banks: 14.
To bypass this error and proceed further for design generation, refer to AR #43481
Vivado 2018.3 でインプリメンテーション中に 7 Series MIG によって VCO DRC が表示された場合。
検証中に、次のようなエラー メッセージが表示されます。
[DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk: The computed value 1600.000 MHz (CLKIN1_PERIOD, net pll_clk3) for the VCO operating frequency of the MMCME2_ADV site MMCME2_ADV_X1Y1 (cell design_1_i/mig_7series_0/u_design_1_mig_7series_0_1_mig/u_ddr3_infrastructure/gen_mmcm.mmcm_i) falls outside the operating range of the MMCM VCO frequency for this device (600.000 - 1440.000 MHz).The computed value is (CLKFBOUT_MULT_F * 1000 / (CLKINx_PERIOD * DIVCLK_DIVIDE)).Please run update_timing to update the MMCM settings.If that does not work, adjust either the input period CLKINx_PERIOD (5.000000), multiplication factor CLKFBOUT_MULT_F (8.000000) or the division factor DIVCLK_DIVIDE (1), in order to achieve a VCO frequency within the rated operating range for this device.
これらの問題は、コアの次のリリースで修正される予定です。
添付されているパッチの ZIP ファイルをダウンロードし、含まれている README ファイルに記述されている手順に従って Vivado 2018.3 にパッチをインストールしてください。
改訂履歴
| タイトル | サイズ | ファイルタイプ |
|---|---|---|
| AR71898_vivado_2018_3_preliminary_rev4.zip | 30 MB | ZIP |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 54025 | MIG 7 Series - Vivado の IP リリース ノートおよび既知の問題 | N/A | N/A |