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AR# 71953

Zynq UltraScale+ MPSoC/RFSoC Processing System のデザイン アドバイザリ - MIO スルーおよび入力タイプ レジスタの設定が間違っている

説明

このデザイン アドバイザリは、Zynq UltraScale+ MPSoC Processing System に関するものです。

プロセッシング システム IP で、MIO ピンの [I/O Configuration] タブで選択されたスルーおよび入力タイプ設定の値が反転されてしまいます。

これにより、IBIS シミュレーションで MIO 信号が意図したように動作しないことがあります。

新規デザイン アドバイザリの通知を受信する方法は、(Xilinx Answer 18683) を参照してください。

ソリューション

影響:

デザインで入力タイプ/スルーの動作が [I/O Configuration] タブの設定とは逆になります。

値をアクティブに選択するデザインでは逆の入力タイプ/スルーが使用されますが、IP のデフォルトおよびレジスタの値の両方が反転されるので、デフォルトのレジスタ動作設定は意図されたものになります (結果のデフォルト: FAST、CMOS)。

これは PL または PS DDR I/O には影響しません。

回避策:

Vivado 2019.1 より前のリリースでこの問題を回避するには、Processing System IP のこれらの選択を意図する値とは逆に設定します。

デザインを Vivado 2019.1 以降のリリースにアップグレードする際に、この回避策を解除してください。

解決策:

この問題は、Vivado 2019.1 で修正される予定です。

Vivado 2019.1 からは、レジスタ設定が修正され、新しいインスタンスのデフォルトの IP 値もスルーは FAST、入力タイプは CMOS に変更されます。

これらの値は、データシートに記載されているレジスタのハードウェア デフォルトおよびテスト条件と一致しています。

注記: デザインを Vivado 2019.1 にアップグレードする際は、MIO の動作を 2019.1 前の動作と同じにするため、Processing System IP の入力タイプ/スルー設定を反転する必要があります。

改訂履歴

  • 2019/04/05 - 初版
AR# 71953
日付 04/05/2019
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
ツール 詳細 概略
IP
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