AR# 72044

UltraScale/UltraScale+ Memory IP - 2018.2 以降のバージョンでのデフォルト Vivado シミュレーション ビヘイビアーの変更

説明

問題の発生したバージョン: Vivado 2018.2 以降のバージョンでのすべての Memory IP のサンプル デザイン

修正バージョン: (Xilinx Answer 58435) を参照

古いバージョンの Vivado では、IP サンプル デザインをシミュレーションするときのシミュレーション言語は混合に設定されていました。このため、この IP には、簡易化されたビヘイビアー テストベンチが実行されていました。

簡易化されたビヘイビアー テストベンチは、キャリブレーション プロセスを飛ばし、Vivado シミュレータで完全サポートされています。

Vivado 2018.2 より、デフォルトのシミュレーション言語は Verilog に設定されています。このデフォルト設定で IP サンプル デザインをシミュレーションする場合は、ツールでネットリスト シミュレーションが実行されます。

Vivado シミュレータを使用すると、シミュレーションを開始できなかったり、正しく実行できなかったりします。ほかのシミュレータを使用している場合は、キャリブレーション シーケンス全体が実行されるので、シミュレーション時間が非常に長くなります。

ソリューション

キャリブレーション シーケンスを飛ばすサンプル デザインを実行するには、すべてのターゲット シミュレータに対し、シミュレーション言語を混合にする必要があります。

 

この設定を変更するには、Vivado Flow Navigator GUI の [Project Manager] の下にある [Settings] をクリックします。

 


 

 

次に [Simulation language] を [Mixed] に変更します。

 


 

 

変更を適用するため [Apply] をクリックします。

次に、Flow Navigator で [Simulation] を右クリックして、シミュレーション テストベンチをリセットします。

 


 

 

通常通りシミュレーションを実行すると、古いバージョンの Vivado のデフォルト動作に戻ります。

 

 

改訂履歴

2019/02/20 - 初版

 

AR# 72044
日付 02/22/2019
ステータス アクティブ
種類 一般
デバイス 詳細 概略
ツール
IP 詳細 概略