AR# 72230

UltraScale/UltraScale+ - RLDRAM3 IP - RLDRAM3 と SEM IP が共存する場合の既知の問題

説明

問題の発生したバージョン: RLDRAM3 v1.3

修正バージョン: (Xilinx Answer 69037) を参照

このアンサーでは、Soft Error Mitigation (SEM) IP と RLDRAM3 コアが共存すると悪い影響が出る可能性について説明します。

RLDRAM3 デザインを新規作成し、SEM IP をそのデザインで使用する予定がある場合は、ザイリンクス サポートまでご連絡ください。

ソリューション


  • スタートアップ時に RLDRAM3 インターフェイスでキャリブレーションが実行されるときは、常に SEM IP をディスエーブルにします。  ほかの高速外部メモリ インターフェイスを使用するときにもこのルールが当てはまります。
  • RLDRAM3 インターフェイスが 800 MHz 以上の速度で実行しているときは、SEM IP の使用を推奨しません。
  • SEM IP がイネーブルのとき、複数の FPGA バンクにまたがっている RLDRAM3 インターフェイスで、キャリブレーション後にデータ エラーが発生するリスクがあります。
  • 18 ビットのデータ バスおよびアドレス多重化がイネーブルになっている RLDRAM3 デザインの場合、1 つの FPGA バンクにインターフェイス全体をフィットさせることが可能です。
    ほかのコンフィギュレーションでは、1 つの FPGA にフィットさせることはできませんし、SEM IP がイネーブルになっているとコンフィギュレーションできない可能性があります。

RLDRAM3 コアがデザインにある場合は、SEM IP の使用は推奨しません。

改訂履歴

2019/05/08 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
69037 UltraScale/UltraScale+ RLDRAM3 - リリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
70214 UltraScale/UltraScale+ - RLDRAM3 IP - SEM および RLD 統合用のパッチ N/A N/A
AR# 72230
日付 05/08/2019
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール
IP