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AR# 72322

LogiCORE Video PHY Controller - DisplayPort - GT クロックの TXOUTCLK および RXOUTCLK がツールで間違って制約されている

説明

4 バイト レーンで DisplayPort を使用しているデザインで、DisplayPort レーンの RXOUTCLK/TXOUTCLK の周波数を確認すると (たとえば、次のスクリーンキャプチャのように [Reports] → [Timing] → [Report Clock Networks] をクリック)、周波数が間違って 40.5 MHz に設定されています。

(PG230) の表 3-1/3-2 によれば、周波数は 135 MHz (5.4 Gbps でクロックにリンク) であるはずです。


この問題の理由と解決方法を教えてください。

ソリューション

根本的な原因:

Vivado 2018.3 では、LogiCORE Video PHY Controller の制約ファイルが予期どおりに正しく処理されていません。

このため、正しい制約が適用されていません。


  • 注記 1: この問題は、2 バイトおよび 4 バイトの両方のコンフィギュレーションで起きています。
  • 注記 2: この問題は、Vivado 2018.3 でのみ発生しており、それ以前のバージョンでは問題は起きていません。
  • 注記 3: この問題は、7 シリーズ デバイスでのみ発生しています。


回避策:

この問題を回避するには、プロジェクトの XDC ファイルに次の制約を追加します。

2 バイト コンフィギュレーション:

create_clock -period 3.703 [get_pins -of [get_cells -hierarchical -filter {name=~*gt*_dp_ss_vid_phy_controller_0_0_gtwrapper_i*gtxe2_i*}] -filter {REF_PIN_NAME == TXOUTCLK}]
create_clock -period 3.703 [get_pins -of [get_cells -hierarchical -filter {name=~*gt*_dp_ss_vid_phy_controller_0_0_gtwrapper_i*gtxe2_i*}] -filter {REF_PIN_NAME == RXOUTCLK}]

4 バイト コンフィギュレーション:

create_clock -period 7.407 [get_pins -of [get_cells -hierarchical -filter {name=~*gt*_dp_ss_vid_phy_controller_0_0_gtwrapper_i*gtxe2_i*}] -filter {REF_PIN_NAME == TXOUTCLK}]
create_clock -period 7.407 [get_pins -of [get_cells -hierarchical -filter {name=~*gt*_dp_ss_vid_phy_controller_0_0_gtwrapper_i*gtxe2_i*}] -filter {REF_PIN_NAME == RXOUTCLK}]

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
57842 LogiCORE Video PHY Controller - Vivado 2015.4 以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 72322
日付 05/08/2019
ステータス アクティブ
種類 既知の問題
ツール
  • Vivado Design Suite - 2018.3
IP
  • Video PHY Controller
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