このアンサーでは、Vivado 2019.x リリースのシミュレーションに関する既知の問題をリストします。
それぞれの既知の問題には、その詳細を記載したアンサーへのリンクがあります。
Vivado 2019.2 で修正されていない既知の問題:
| (Xilinx Answer 69355) | SDx 2017.x - .settings64-SDx.csh ファイルの LIBRARY_PATH に /usr/lib/x86_64-linux-gnu へのパスが含まれていない |
| (Xilinx Answer 72780) | 2019.1 - VCS を使用して合成後の論理シミュレーションを実行すると Versal IP サンプル デザインでエラーが発生する |
| (Xilinx Answer 72095) | Compile Simlib - IP パッチをインストールすると compile_simlib で IP のプリコンパイルができない |
| (Xilinx Answer 73043) | 2019.2 - Ubuntu Linux で aie_xtlm_v1_0_0 ライブラリをコンパイルできない |
Vivado 2019.2 で修正された既知の問題:
| (Xilinx Answer 72752) | Vivado 2019.1 で zynq_ultra_ps_e_vip_v* のシミュレーション ライブラリがコンパイルされない |
| (Xilinx Answer 54005) | LogiCORE IEEE 802.3 Multi-Channel 25G RSFEC コア - Questa でのシミュレーションの問題 |
| (Xilinx Answer 72601) | Vivado 2019.1 - hdmi_gt_controller_v1_0_0 IP で VCS-MX をターゲットにしていると、compile_simlib でエラーが発生する |
| (Xilinx Answer 72795) | 2019.1 compile_simlib - IES で Zynq UltraScale+ sync_ip_v1_0 をコンパイルできない |
Vivado 2019.1 で修正されていない既知の問題:
| ((Xilinx Answer 54005) | LogiCORE IEEE 802.3 Multi-Channel 25G RSFEC コア - Questa でのシミュレーションの問題 |
| (Xilinx Answer 72752) | Vivado 2019.1 で zynq_ultra_ps_e_vip_v* のシミュレーション ライブラリがコンパイルされない |
| (Xilinx Answer 72780) | 2019.1 - VCS を使用して合成後の論理シミュレーションを実行すると Versal IP サンプル デザインでエラーが発生する |
| (Xilinx Answer 72095) | Compile Simlib - IP パッチをインストールすると compile_simlib で IP のプリコンパイルができない |
| (Xilinx Answer 72601) | Vivado 2019.1 - hdmi_gt_controller_v1_0_0 IP で VCS-MX をターゲットにしていると、compile_simlib でエラーが発生する |
| (Xilinx Answer 72795) | 2019.1 compile_simlib - IES で Zynq UltraScale+ sync_ip_v1_0 をコンパイルできない |
| (Xilinx Answer 69355) | SDx 2017.x - .settings64-SDx.csh ファイルの LIBRARY_PATH に /usr/lib/x86_64-linux-gnu へのパスが含まれていない |