AR# 72746

UltraScale+ GTH/GTY トランシーバーのデザイン アドバイザリ: GTPOWERGOOD が電源投入後にアサートされない

説明

このデザイン アドバイザリでは、UltraScale+ GTH/GTY トランシーバーの GTPOWERGOOD が電源投入後にアサートされない問題について説明します。

すべての UltraScale+ GTH/GTY トランシーバーには、*_delay_powergood.v モジュールが含まれています。

GTH/GTY デザインの一部のビルドでは、FPGA 電源レールは良い状態で、GT プリミティブの GTPOWERGOOD 出力はアサートされますが、*_delay_powergood.v モジュールの GTPOWERGOOD が Low のままアサートされません。

このため、GT Wizard IP がリセット状態から解放されず、たとえばリセットが完了しない、リセットして電源を投入し直しても PLL がロック状態にならないなどの状態が発生します。

ソリューション

Vivado 2019.2 リリースでは、UltraScale Transceiver Wizard IP の *_delay_powergood.v モジュールがアップデートされる予定です。

Vivado 2017.2 から 2019.1.3 を使用した UltraScale+ GTH/GTY デザインでは、次を実行してください。

  • 新規デザインでは、このアンサーに添付されている変更済み *_delay_powergood モジュールを使用します。
  • 既存のデザインでは、gtpowergood の問題が見られない場合でも、次の手順を実行してデザインのタイミングを確認します。
    • ホールド タイム違反が *_wait_cnt_reg* paths にレポートされる場合は、変更済みの *_delay_powergood モジュールを使用します。
    • ホールド タイム違反が発生していない場合は、ウィザード IP を生成し直す必要はありません。

手順:

1) プロジェクトまたは配線済み DCP を開きます。

2) 次の Tcl コマンドを実行します。

write_xdc -exclude_physical all_constraints.xdc

3) 生成された all_constraints.xdc で、関連の delay_powergood set_case_analysis および set_false_path 制約をコメントアウトします。

 

##set_false_path -through [get_pins -filter {REF_PIN_NAME=~*Q} -of_objects [get_cells -hierarchical -filter {NAME =~ *gen_pwrgood_delay_inst[*].delay_powergood_inst/gen_powergood_delay.pwr_on_fsm*}]] -quiet
##set_case_analysis 1     [get_pins -filter {REF_PIN_NAME=~*Q} -of_objects [get_cells -hierarchical -filter {NAME =~ *gen_pwrgood_delay_inst[*].delay_powergood_inst/gen_powergood_delay.pwr_on_fsm*}]] -quiet

 

注記: 上記の * は、レーンの数によって異なります (1、2、... など)。

 

4) 次の Tcl コマンドを実行します。

reset_timing
read_xdc all_constraints.xdc

5) [Report Timing Summary] を使用してタイミング チェックを実行します。

6) ホールド タイム違反が *_wait_cnt_reg* paths にレポートされるか確認します。

 

wait_cnt_reg.PNG

 

変更済みの *_delay_powergood モジュールを使用する場合は、Vivado インストール ディレクトリにある次の HDL ファイルをこのアンサーに添付されているファイルでアップデートし、ウィザード IP を再生成します。

./data/ip/xilinx/gtwizard_ultrascale_v1_7/hdl/gtwizard_ultrascale_v1_7_gthe4_delay_powergood.v 

./data/ip/xilinx/gtwizard_ultrascale_v1_7/hdl/gtwizard_ultrascale_v1_7_gtye4_delay_powergood.v 

注記:

  • UltraScale GTH/GTY デザインには影響はありません。
  • PCIe IP デザインには影響はありません。
  • IP を再生成するには、[Reset Output Products] を実行した後、[Generate Output Products] を実行します。
  • RTL モジュール名は、各 Vivado リリースの RTL モジュール名に合わせて変更する必要があります。

 

例:

2018.3 Vivado = gtwizard_ultrascale_v1_7_5_gtye4_delay_powergood

2019.1 Vivado = gtwizard_ultrascale_v1_7_6_gtye4_delay_powergood

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR72746__GTPOWERGOOD_Design_Advisory.zip 4 KB ZIP
AR# 72746
日付 10/22/2019
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
ツール 詳細 概略
IP