AR# 72746

|

UltraScale+ GTH/GTY トランシーバーのデザイン アドバイザリ: GTPOWERGOOD が電源投入後にアサートされない

説明

このデザイン アドバイザリでは、UltraScale+ GTH/GTY トランシーバーの GTPOWERGOOD が電源投入後にアサートされない問題について説明します。

すべての UltraScale+ GTH/GTY トランシーバーには、*_delay_powergood.v モジュールが含まれています。

GTH/GTY デザインの一部のビルドでは、FPGA 電源レールは良い状態で、GT プリミティブの GTPOWERGOOD 出力はアサートされますが、*_delay_powergood.v モジュールの GTPOWERGOOD が Low のままアサートされません。

このため、GT Wizard IP がリセット状態から解放されず、たとえばリセットが完了しない、リセットして電源を投入し直しても PLL がロック状態にならないなどの状態が発生します。

ソリューション

Vivado 2019.2 リリースで、UltraScale Transceiver Wizard IP の *_delay_powergood.v モジュールがアップデートされる予定です。

Vivado 2017.2 から 2019.1.3 を使用した UltraScale+ GTH/GTY デザインでは、次を実行してください。

  • 新規デザインでは、このアンサーに添付されているパッチを適用します。パッチを適用するには、「パッチの適用方法」セクションの手順に従ってください。
  • 既存のデザインでは、gtpowergood の問題が見られない場合でも、デザインのタイミングを確認します。「既存のデザインでのタイミング確認」セクションの手順に従ってください。
    • *_wait_cnt_reg* パスにホールド タイム違反がレポートされる場合は、変更済みの *_delay_powergood モジュールまたはパッチを使用します。
    • ホールド タイム違反が発生していない場合は、ウィザード IP を生成し直す必要はありません。

パッチの適用方法

このアンサーにパッチ ファイルが添付されています。デザインに使用している Vivado リリースに対応するパッチ ファイルを使用してください。

パッチのインストール:

パッチをインストールするには、README.txt ファイルの手順に従ってください。

README ファイルでパッチのリビジョンを確認し、最新のパッチ リビジョンにアップデートされることを確認してください。


既存のデザインでのタイミング確認:

1) プロジェクトまたは配線済み DCP を開きます。

2) 次の Tcl コマンドを使用して制約をファイルに記述します。

write_xdc -exclude_physical all_constraints.xdc

3) 生成された all_constraints.xdc で、関連の delay_powergood set_case_analysis および set_false_path 制約をコメントアウトします。

##set_false_path -through [get_pins -filter {REF_PIN_NAME=~*Q} -of_objects [get_cells -hierarchical -filter {NAME =~ *gen_pwrgood_delay_inst[*].delay_powergood_inst/gen_powergood_delay.pwr_on_fsm*}\\]] -quiet
##set_case_analysis 1     [get_pins -filter {REF_PIN_NAME=~*Q} -of_objects [get_cells -hierarchical -filter {NAME =~ *gen_pwrgood_delay_inst[*].delay_powergood_inst/gen_powergood_delay.pwr_on_fsm*}\\]] -quiet

注記: 上記に太字で示されている [*] は、レーンの数によって異なります (1、2、... など)。

4) 次の Tcl コマンドを使用して、タイミングをリセットし、変更した XDC を適用します。

reset_timing
read_xdc all_constraints.xdc

5) [Report Timing Summary] を使用してタイミング チェックを実行します。

6) *_wait_cnt_reg* パスにホールド タイム違反がレポートされるかどうかを確認します。

 

wait_cnt_reg.PNG

 

7)*_wait_cnt_reg* パスにホールド タイム違反がレポートされる場合は、変更済みの *_delay_powergood モジュールまたはパッチを使用します。


注記:

  • UltraScale GTH/GTY デザインには影響はありません。
  • PCIe IP デザインには影響はありません。

添付ファイル

関連添付ファイル

AR# 72746
日付 02/15/2021
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
ツール 詳細 概略
IP
People Also Viewed