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AR# 7291

3.x FPGA Express - 警告なしに BSCAN_VIRTEX がデザインから削除される

説明

キーワード : FPGA, Foundation, Express, Virtex, Spartan-II, BSCAN, CAPTURE

重要度 : 標準

概要 :
FPGA Express では、BSCAN_VIRTEX が最適化の前にデザインから削除されます。 この現象は、VHDL および Verilog の両方のデザインで発生します。

ソリューション

1

VHDL :

VHDL デザインでこの問題が発生する場合は、dont_touch 属性を HDL コードのインスタンシエーションで追加し、BSCAN_VIRTEX が削除されないようにします。 FPGA Express Constraints Editor で属性が使用される前にコンポーネントは削除されてしまうため、この操作は必ず HDL コード内で行ってください。
...
component BSCAN_VIRTEX port
(TDO1, TDO2 : in STD_LOGIC;
RESET, UPDATE, SHIFT, DRCK1, DRCK2, SEL1, SEL2, TDI : out STD_LOGIC );
end component;

attribute fpga_dont_touch : string;
attribute fpga_dont_touch of U1 : label is "true";

begin

U1 : BSCAN_VIRTEX port map
(TDO1 => TDO1, TDO2 => TDO2, RESET => RESET, UPDATE => UPDATE, SHIFT => SHIFT,
DRCK1 => CLK1, DRCK2 => CLK2, SEL1 => SEL1, SEL2 => SEL2, TDI => TDI);
...

2

Verilog :

この問題が Verolog デザインで発生する場合は、BSCAN_VIRTEX に対して空のモジュールを宣言します。 この宣言により、ポートの方向が定義され、FPGA Express でこのコンポーネントが正しく挿入されます。
...
BSCAN_VIRTEX U1
(.TDO1(TDO1), .TDO2(TDO2), .RESET(RESET), .SHIFT(SHIFT), .UPDATE(UPDATE),
.DRCK1(CLK1), .DRCK2(CLK2), .SEL1(SEL1), .SEL2(SEL2), .TDI(TDI));
...
endmodule

module BSCAN_VIRTEX
(TDO1, TDO2, RESET, SHIFT, UPDATE, DRCK1, DRCK2, SEL1, SEL2, TDI);
input TDO1, TDO2;
output RESET, SHIFT, UPDATE, DRCK1, DRCK2, SEL1, SEL2, TDI;
endmodule
AR# 7291
作成日 08/19/1999
最終更新日 08/11/2003
ステータス アーカイブ
タイプ 一般