MIPI D-PHY Controller では、200 MHz のフリーランニング クロック (core_clk) が必要です。このクロックは、コア内部クロックを生成するための入力として使用されます。
200 MHz の core_clk に供給するために内部クロック ソース (PS 出力クロックや MMCM など) を使用している MIPI D-PHY TX ユーザーの場合、一部のボードで INIT_DONE がアサートされないことがあります。
ライン レートを 1500 Mbps に設定して IP コアが生成された場合、INIT_DONE がアサートされません。ライン レート設定が 1449 Mbps または 1501 Mbps の IP コアは、問題なく機能します。
1500 Mbps ライン レート設定の MIPI D-PHY TX IP では、最適でない PLL 分周器/逓倍器設定で内部クロック モジュールが生成されます。
これにより、出力クロックのピーク間ジッターおよび位相エラーのパフォーマンスが低下します。
1500 Mbps ライン レート設定の MIPI D-PHY TX IP を使用しており、200 MHz の core_clk に供給するために内部クロック ソース (PS 出力クロックや MMCM など) を使用している場合、一部のボードで INIT_DONE がアサートされないことがあります。
この問題は、ライン レートを 1500 Mbps に設定して Vivado 2019.2 以前のバージョンで生成された MIPI D-PHY TX IP で発生することがあります。
この問題は、Vivado 2020.1 で修正される予定です。
Vivado 2019.2 ユーザーの場合、(Xilinx Answer 73316) から MIPI D-PHY パッチをダウンロードして適用すると、この問題を修正できます。
このパッチにより、内部 MMCM 分周器/逓倍器設定が最適化され、内部クロックのピーク間ジッターおよび位相エラーのパフォーマンスが改善します。
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 54550 | LogiCORE IP MIPI D-PHY - Vivado 2015.3 およびそれ以降のバージョンのリリース ノートおよび既知の問題 | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 73316 | LogiCORE IP MIPI D-PHY v4.1 (Rev. 5) - MIPI D-PHY LogiCORE IP v4.1 (Rev. 5) 用のパッチ アップデート | N/A | N/A |