AR# 73361

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UltraScale および UltraScale+ デバイス用のザイリンクス PCI Express Gen3 リンク トレーニング デバッグ ガイド

説明

このアンサーでは、UltraScale および UltraScale+ デバイス用のザイリンクス PCI Express Gen3 リンク トレーニング デバッグ ガイドをダウンロード可能な PDF 形式で提供します。

アンサーはウェブ ベースであり、情報は随時更新されます。

この PDF の最新版は、このアンサーから入手できます。

 


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター

ソリューション

リンク トレーニングの問題が発生する主な理由は、ボードのシグナル インテグリティ (SI) の問題にあります。シグナル インテグリティに起因する問題をデバッグするための、チェック項目の一般ガイドラインが用意されています。 

リンク トレーニングの問題は、PCIe コアに全面的に依存しているわけではありません。リンク トレーニングは、ボードの機能の 1 つであり、システムがどのように接続されるかに影響を受けます。

このため、基準クロックの質、電圧信号レベルなど、ボードのシグナル インテグリティに影響する要因すべてを確認する必要があります。

添付の資料ではこれらの問題をデバッグするときに使用できるパラメーターを多数を紹介します。これらのパラメーターを使用してシステムを調整し、さまざまなことを確認できます。

改訂履歴

2020/05/06 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
Xilinx_Answer_73361_PCIe_Link_Training_Debug_Guide_for_US_and_US_Plus.pdf 7 MB PDF
AR# 73361
日付 05/06/2020
ステータス アクティブ
種類 一般
IP
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