AR# 73417

PCI Express Integrated Block (Vivado 2019.2) - 基準クロックが Gen1 レートで 250 MHz に設定されている場合 CPLL をロックできなくなる

説明

問題の発生したバージョン: 2019.2

この下のセクションにリストされている IP コアが次のオプションで設定されている場合、CPLL がクロック エラーになります。

  • [Maximum Link Speed]: 2.5 Gbps
  • [Reference Clock Frequency]: 250 MHz
  • [GT DRP Clock Selection]: Internal

次の IP コアがこの影響を受けます。

  • UltraScale+ PCI Express Integrated Block
  • UltraScale+ PCI Express 4c Integrated Block
  • DMA Subsystem for PCI Express
  • Queue DMA Subsystem for PCI Express

このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

これは既知の問題であり、今後のコア バージョンで修正される予定です。

このアンサーに添付されるパッチのインストール方法は、パッチに含まれる readme ファイルを参照してください。

対応するバージョンの Vivado のパッチをインストールしてください。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴

  • 2020/03/26 - 初版
  • 2020/06/13/- パッチ アップデート (Rev2)

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR73417_Vivado_2019_2_preliminary_rev2.zip 22 MB ZIP
AR# 73417
日付 06/27/2020
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP 詳細 概略