UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 7859

CORE Generator 2.1i、Verilog、VHDL : CORE Generator で Verilog および VHDL のビヘイビア シミュレーション モデルを作成する方法

説明

キーワード : vhdl, verilog, simulation, シミュレーション

重要度 : 標準

概要 :
CORE Generator で Verilog および VHDL のビヘイビア シミュレーション モデルを作成する方法を、次に示します。

ソリューション

1. CORE Generator 2.1i では、2.1i の各コアに対して VHD ファイルおよび V ファイルは生成されず、 VHO (VHDL 用) または VEO (Verilog 用) テンプレート ファイルが作成されます。これらのファイルには、上位レベルのデザイン ブロックのビヘイビア シミュレーション ネットリストにコアを統合するために必要なコードが含まれます。

2. コアのビヘイビア シミュレーションを実行する前に、次の操作を行う必要があります。

- get_models ユーティリティを実行して、別のソース ライブラリにモデルを抽出します。

- シミュレータで必要な場合はライブラリを解析し、ライブラリに「xilinxcorelib」という名前を付けます (VHDL およびコンパイルされた Verilog のシミュレータ)。

- シミュレータで抽出 (および解析) したライブラリを設定します。

詳細については、『CORE Generator ガイド』の「HDL デザイン フロー」の章を参照してください。このガイドは、CORE Generator で [ヘルプ] → [オンライン マニュアル] をクリックすると開きます。 最新版は、次のサイトから入手できます。
http://toolbox.xilinx.com/docsan/3_1ij/
詳細は、「HDL デザイン フロー」の章に掲載されています。


AR# 7859
日付 08/31/2001
ステータス アーカイブ
種類 一般
このページをブックマークに追加