UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!
このページをブックマークに追加
  1. ザイリンクス - All Programmable
  2. サポート
  3. AR# 7891: Virtex-5 / Spartan-3/E コンフィギュレーション － デバイスが同期化されたか （同期ワードが読み込まれたか） を確認する方法

AR# 7891

Virtex-5 / Spartan-3/E コンフィギュレーション － デバイスが同期化されたか （同期ワードが読み込まれたか） を確認する方法

説明

キーワード : Virtex, Spartan sync, configuration, debug, synchronization, synchronization, LOUT, 同期, コンフィギュレーション, デバッグ, 同期化

Virtex および Spartan デバイスには、コンフィギュレーション データを識別する前に、32 ビットの同期ワード (0xAA995566) が必要です。 デバイスが同期化されたかどうかを確認する方法を教えてください。

ソリューション

デバイスが同期化されているかどうかは直接確認できませんが、間接的に確認する方法はあります。 コンフィギュレーション モードによってその方法は異なります。

シリアル コンフィギュレーション モードの場合

デバイスが正常に同期化されていないと思われる場合は、LOUT レジスタの使い方を工夫して正しく同期化させます。

メモ : LOUT レジスタへの書き込みは、シリアル モードでのみ有効です。

LOUT レジスタは、データを DOUT ピンに転送するパイプライン レジスタです。 同期化ワードがロードされた直後に、小さい LOUT 書き込みを挿入すると、同期化ワードが正しくロードされたかどうかを確認できます。 正しい場合は、デバイスが LOUT 書き込みパケットを認識し、LOUT ピンにデータが表示されます。

LOUT に書き込まれるデータと DOUT に表示されるデータの間には 40 クロック サイクルのレイテンシがあります。 同期化ワードが正しくロードされていない場合は、パケットが認識されず、DOUT ピンが High のままになります。

デバッグに LOUT レジスタを使用するには、BitGen で -g DebugBitstream:Yes オプションを指定すると簡単です (Xilinx Answer 4219)。 このように指定すると、同期化ワード後および各フレーム後に LOUT 書き込みのあるビット ファイルが生成されます。 ただし、デバッグ ビットストリームは標準ビットストリームよりも約 20% 大きくなります。 デバッグ ビットストリームが大きくなってアプリケーションに使用できなくなった場合、次のように LOUT 書き込みを手動で挿入できます。

BitGen で生成されるビットストリーム (DWORDS で区別) :

FFFFFFFF
AA995566
30008001 (CMD 書き込み)
...
...

次のように、LOUT 書き込みのパケットは、RBT ファイルの最初の CMD 書き込みの前に挿入できます。

FFFFFFFF
AA995566
30010001 (ワード カウント = 1 の LOUT 書き込みのパケット ヘッダ)
00000000 (32 ビットのデータ)
30008001 (最初の CMD 書き込み)
...
...

メモ : RBT ファイルのビット フィールドは、サイズの変化に伴って変える必要があります。 BIT ファイルを手動で編集しないでください。PromGen やダウンロード ツールで問題が発生する可能性があります。

この例は、DOUT に 32 ビットの 0 を生成します。 同期ワードが読み込まれたかを表示するのに LOUT の書き込みが使用されていますが、ほかの LOUT の書き込みをコンフィギュレーション中どの段階でもビットストリームに書き込むことができます。

Virtex コンフィギュレーション フォーマット、コンフィギュレーション レジスタとパケットに関する詳細情報は、アプリケーション ノート (Xilinx XAPP138) 『Virtex FPGA Series Configuration and Readback』を参照してください。

マスタ シリアル モードの場合

マスタ シリアル モードでは、デバイスが同期化されたことを間接的に確認できます。

ビットストリームの初めに、CCLK の周波数を変更するコマンドが読み込まれます。 デフォルトのスピードは約 2MHz ですが、変更されると約 4MHz になります。 コンフィギュレーションの初期段階で CCLK 周波数に変化があった場合、デバイスは同期化されていると見なされます。 これは、コマンドを認識し、処理するために同期化ワードがデバイスにロードされる必要があるためです。

SelectMAP モードの場合

MODE ピンが SelectMAP に設定されると、DOUT ピン (LOUT データが書き込まれる) が BUSY となり、LOUT 書き込みが使用できません。 ただし、SelectMap インターフェイスを介して FPGA ステータス レジスタを使用できるため、LOUT 書き込みを使用して同じ情報を得ることができます。

ABORT が発行されると、FPGA でステータス ワードがデータ行に書き出されます。 このステータス ワードには同期化の情報が含まれます。 ABORT のプロセスについては、 (Xilinx Answer 8520) を参照してください。
AR# 7891
日付 02/01/2007
ステータス アクティブ
種類 一般