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AR# 7909

CORE Generator 2.1i:VHDL ビヘイビア シミュレーション モデルで Virtex の Block RAM に書き込まれたデータに、アドレスとデータ行に不正なタイミング値が含まれている。

説明

キーワード:block ram, virtex, hold, output, vhdl, ホールド, 出力

重要度 :重要

概要:
VHDL ビヘイビア モデルでのエラーが原因で、シミュレーション中に CORE Generator 2.1i の Single/Dual Port Block RAM に不正なデータが書き込まれる場合があります。内部モジュール出力で宣言されたデルタ遅延があり、このデルタ遅延は内部のデータおよびアドレス信号と関連したデルタ遅延とのバランスが取られていません。

クロックの立ち上がりエッジおよびアドレス行が同時に変化していると、この不正なデータが使用されている可能性があります。このような場合は、クロックの立ち上がりエッジ前の正しいデータではなく、不正データが新しいアドレスに書き込まれています。

ソリューション

1

テストベンチで address <= address + 1 AFTER 1 ns; のように AFTER ステートメントを使用すると、クロックがデータ/アドレスと同時に変化しません。

2

以下の緊急パッチのいずれかをインストールしてください。

http://www.xilinx.com/txpatches/pub/swhelp/coregen/c_ip4_patch1.tar.gz (UNIX)
または
http://www.xilinx.com/txpatches/pub/swhelp/coregen/c_ip4_patch1.zip (PC)
AR# 7909
日付 08/24/2001
ステータス アーカイブ
種類 一般