AR# 8015

5.1i CORE Generator、Synopsis VSS - CORE Generator モジュールを VSS シミュレーション用にコンパイルする方法

説明

キーワード : Coregen, CORE Generator, modules, GET_MODELS, synopsys, VSS, 3.1i, 2.1i, モジュール, シミュレーション

重要度 : 標準

概要 :
CORE Generator のライブラリ モデルを Synopsys VSS のシミュレーション用にコンパイルする方法

ソリューション

1. 2.1i の場合 : モデルの抽出およびライブラリ ディレクトリの設定方法については、CORE Generator の GUI で [ヘルプ] -> [オンライン マニュアル] をクリックし、『CORE Generator』ガイドを参照してください。

2. .synopsys_vss.setup ファイルでは、作業ディレクトリを「xilinxcorelib」と宣言する必要があります。 これが、CORE Generator モデルがコンパイルされるライブラリとなります。

例 :

xilinxcorelib : <path_to_directory>/xilinxcorelib

3. vhdlan が実行されるディレクトリに .synopsys_vss.setup ファイルが入っていることを確認します。 .synopsys_vss.setup ファイルには、少なくとも次の文が含まれている必要があります。

TIMEBASE = NS
TIME_RES_FACTOR = 0.01

WORK > DEFAULT
DEFAULT : .
xilinxcorelib : <path_to_directory>/xilinxcorelib

VHDL ライブラリの UNIX ディレクトリへのマップ

SYNOPSYS : $SYNOPSYS/packages/synopsys/lib
IEEE : $SYNOPSYS/packages/IEEE/lib

4. 次のコマンド ラインを使用して各モデルをコンパイルします。

vhdlan -i -w xilinxcorelib <path_to_extracted_coregen_libraries>/<filename>.vhd

2.1i IP アップデート : コンパイルの順番については、(Xilinx Solution #6250) を参照してください。

3.1i IP アップデート : コンパイルの順序は、次のファイルに記述されています。

$XILINX/verilog/src/XilinxCoreLib/verilog_analyze_order
$XILINX/vhdl/src/XilinxCoreLib/vhdl_analyze_order
AR# 8015
日付 07/28/2010
ステータス アーカイブ
種類 一般