AR# 8020

CORE Generator 2.1i:XC4000 Constant Coefficient Multiplier のコアに対する Verilog モデルでレイテンシが不正のためレース コンディションが発生する。

説明

キーワード:verilog, constant, coefficient, multiplier, latency, VCS, 1.5, 一定, 係数, 乗算器, レイテンシ

重要度 :標準

概要:
Synopsys VCS または Cadence Verilot-XL を使用しシミュレーションを実行する際、次のエラーが XC4000 Constant Coefficient Multiplier のコアに対する Verilog モデルで発生します。このコアは CORE Generator 1.5 および 2.1i のリリースに含まれています。

1. レイテンシ サイクルの数が不正のため、大抵の場合 1 サイクル短縮される。
2. クロックの立ち上がりエッジの出力の遷移でレース コンディションが発生する。

類似したエラーが Virtex Dynamic Constant Coefficient Multiplier の Verilog モデルでも発生します。

ソリューション

このエラーは C_IP4 IP リリースで修正されています。次のサイトからダウンロードできます。

http://www.xilinx.co.jp/ipcenter/coregen/updates.htm
AR# 8020
日付 04/02/2002
ステータス アーカイブ
種類 一般