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  3. AR# 8065: LogiCORE - How do I generate a Verilog or VHDL post-translate (post-NGDBuild) gate-level simulation netlist from a LogiCORE netlist?

AR# 8065

LogiCORE - Verilog または VHDL 変換後 (NGDBuild 後) のゲートレベル シミュレーション ネットリストを LogiCORE ネットリストから生成する方法

説明

キーワード : CORE Generator, simulate, missing, model, structural, model, シミュレート, モデル, 構造

Verilog または VHDL 変換後 (NGDBuild 後) のゲートレベル シミュレーション ネットリストを LogiCORE ネットリストから生成する方法を教えてください (CORE Generator モジュールの EDIF または NGC インプリメンテーション ネットリストなど)。

ソリューション

1

次の手順に従ってください。

1. 次のコマンドを使用し、NGD ファイルを生成します。

メモ : EDIF または NGC も使用できます。つまり、corename.edn または corename.ngc のいずれかです。

ngdbuild -p <part_type> corename.ngc ---> corename.ngd ファイルが生成されます。

例 :

ngdbuild -p XC4VSX35ff668-10 bram2048x8.ngc ---> bram2048x8.ngd ファイルが生成されます。

(これは、Project Navigator で [Processes] ウィンドウの [Translate] を実行しているのと同じです。この場合、ターゲット デバイスは、XC4VSX35ff668-10 です。)

2. NetGen を使用し、次のようにゲートレベル シミュレーション ネットリストを生成します。

メモ 1 : コマンド ライン モードでネットリストを生成する必要があります。このとき、ファイル名に拡張子 .ngd を付けてください。
メモ 2 : 旧バージョンのザイリンクス ソフトウェアを使用している場合は、ソリューション 2 のコマンドを使用する必要があります。

例 :

netgen -sim -ofmt verilog corename.ngd
netgen -sim -ofmt vhdl corename.ngd

3. VHDL ビヘイビア シミュレーションを実行し、この CORE Generator モジュールをこの新しいモデルに置き換えると、 シミュレーションと合成用のコンポーネントとインスタンシエーション ブロックのみが必要になります。CORE Generator VHO ファイルからのコンフィギュレーション スニペットは、コメントとして記述する必要があります。たとえば、8 ビットの加算器の場合、次のブロックをコメントとして記述します。

-- synopsys translate_on
-- for all : myadder8 use entity XilinxCoreLib.C_ADDSUB_V1_0(behavioral)
-- generic map(
-- c_sinit_val => "0",
-- c_a_type => 0,
-- c_sync_enable => 0,
-- c_has_ainit => 0,
-- c_sync_priority => 1,
. . . (残りのジェネリック文を省略)
-- --end for;

-- -- synopsys translate_on

4. Verilog ビヘイビア シミュレーションを実行し、CORE Generator モジュールとこの新しいモデルを置き換えると、シミュレーションと合成用のモジュール宣言とインスタンス ブロックのみが必要になります。CORE Generator VEO ファイルからのライブラリ include とモジュール宣言の一部は、コメントとして記述する必要があります。たとえば、add_sub コアの場合、次のブロックをコメントとして記述します。

// synopsys translate_off

`include "XilinxCoreLib/C_ADDSUB_V1_0.v"

// synopsys translate_on


// synopsys translate_off

C_ADDSUB_V1_0 #(
0,
"0000",
1,
16,
0,
0,
0,
1,
"0",
16,
1,
0,
.
.
.
1,
"0",
0,
1)
inst (
.A(A),
.B(B),
.C_IN(C_IN),
.Q(Q),
.CLK(CLK));

// synopsys translate_on

2

メモ : 6.1i 以前のバージョンをご使用の場合は、手順 2 に次のコマンドを使用する必要があります。

2. 適切な変換ツールを使用して、ゲートレベル シミュレーション ネットリストを生成します。 (VHDL ネットリストには NGD2VHDL を、Verilog ネットリストには NGD2VER を使用します。)

メモ : コマンド ライン モードでネットリストを生成する必要があります。この場合、ファイル名に拡張子 .ngd を付けてください。

例 :

ngd2ver corename.ngd (Verilog)
ngd2vhdl corename.ngd (VHDL)
AR# 8065
日付 04/16/2008
ステータス アーカイブ
種類 一般