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AR# 8177

CORE Generator 2.1i C_IP4:C_IP4 IP アップデートにおける既知の問題

説明

キーワード:c_ip4, coregen, fifo, nco, shift, ram, fd, register, fft, da, fir, filter, asynchronous, virtex, シフト, レジスタ, フィルタ, 非同期

重要度 :標準

概要:
C_IP4 IP アップデートにおける既知の問題

ソリューション

VHDL シミュレーションの解析順序:
---------------------------------------------------
<a href=6250.htm>(ザイリンクス アンサー #6250)</a> には、VHDL ビヘイビア シミュレーション モデルの解析順序が記載されています。

既知の問題:

全般:
-------------
1. CORE Generator 2.1i: [レジスタ オプション] ダイアログ ボックスが開いた状態でコアのカスタマイズ ダイアログ ボックスが閉じる。
(ザイリンクス アンサー #6148)


DA FIR コア
--------------------
このバージョンの DA FIR フィルタ コアでは Serial Distributed Arithmetic FIR フィルタのみサポートされています。


FFT コア:
-----------------
2. CORE Generator 2.1I, Virtex, FFT:「警告:コア vfft16 はファイル VerilogSim を生成しませんでした。/VHDL シミュレーションのサポートは Virtex FFT モジュールにのみ使用可能です。」というメッセージが表示される。
(ザイリンクス アンサー #8261)

3. CORE Generator 2.1i, Virtex, FFT, C_IP4:複数の FFT を生成する際「コアを生成するとファイル [xdsp_xxxx.edn] を上書きします」というメッセージが表示される。
(ザイリンクス アンサー #8304)

RAM-Based SHIFT REGISTER コア:
----------------------------------------------------------
4. CORE Generator 2.1i C_IP4:RAM ベース シフト レジスタに対し、「FATAL: RPM arrangement for a1/RAM_0/BIT_1 cannot be placed in RPM arrangement for a1/RAM_0 due to resource contention.」というエラー メッセージが表示される。
(ザイリンクス アンサー #8315)

5. CORE Generator 2.1i C_IP4:CE = X の時、RAM ベース シフト レジスタのビヘイビアが、バックアノテートされたシミュレーション時のモデルのビヘイビアと一致しない。
(ザイリンクス アンサー #8314)

非同期 FIFO
-------------------------------
Asynchronous FIFO の Verilog ビヘイビア モデルに関連した既知の問題が 2 つあります。

1. CORE Generator 2.1i C_IP4:Virtex の Asynchronous FIFO の Verilog-XL シミュレーション中に「ポートが見つからない」というエラー メッセージが表示される。
(ザイリンクス アンサー #8372)

2. CORE Generator 2.1i、Verilog:「Too many module instance parameter assignments in async_fifo_v1.v」というエラー メッセージが表示される。
(ザイリンクス アンサー #8374)


修正内容:
======

1. ブロック メモリおよび分散メモリに対する MIF ファイルは、コアが生成されるたびに書き込まれます。C_IP2 や C_IP3 で生成した XCO ファイルを使ってこれらのコアを再度生成する場合は、write_mif パラメータが「TRUE」に設定されていることを確認してください。この設定が間違っていると、生成ができません。

2. CORE Generator 2.1i:Virtex の Single/Dual Port Block RAM モジュール用 MIF ファイルが見当たらない。
(ザイリンクス アンサー #7539)

3. CORE Generator 2.1i C_IP2:Virtex の 変数パラレル乗算器モデルの Verilog ビヘイビア シミュレーションで 1 サイクルのレイテンシしか表示されない。
(ザイリンクス アンサー #8233)

C_IP1、C_IP2、C_IP3 での既知の問題に関しては、修正内容を除いては、以下のアンサーを参照してください。
<br><a href=7149.htm>(ザイリンクス アンサー #7149)</a><br><a href=7395.htm>(ザイリンクス アンサー #7395)</a><br><a href=7895.htm>(ザイリンクス アンサー #7895)</a>
AR# 8177
作成日 11/30/1999
最終更新日 08/24/2001
ステータス アーカイブ
タイプ 一般