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  3. AR# 8213: FPGA コンフィギュレーション - コンフィギュレーションが開始されない

AR# 8213

FPGA コンフィギュレーション - コンフィギュレーションが開始されない

説明

キーワード : FPGA, configuration, hang, コンフィギュレーション, 停止

重要度 : 標準

概要 :
このアンサーでは、FPGA でコンフィギュレーションが開始されないままで停止している状態について説明します。 この情報は Virtex デバイス以外のザイリンクス デバイスに対して有効です。

ソリューション

1

モード ピンが不正に設定されている場合 :

MODE...............................| MODE PINS |
..........................................| <M2:M1:M0> |
=======================================================
Slave Serial.......................| 111..............| XC4000, XC5200, XC3000
Master Serial.....................| 000..............| XC4000, XC5200, XC3000
Master Parallel Up.............| 100..............| XC4000, XC5200, XC3000
Master Parallel Down........| 110..............| XC4000, XC5200, XC3000
Synchronous Peripheral.....| 011.............| XC4000, XC5200
Asynchronous Peripheral...| 101.............| XC4000, XC5200, XC3000
Express..............................| 010.............| XC4000(XLA/XV only), XC5200

MODE.................................| MODE PIN |
=======================================================
Slave Serial........................|....1..............| Spartan
Master Serial......................|....0..............| Spartan

MODE................................| MODE PINS |
...........................................| <M1:M0> |
=======================================================
Slave Serial........................|.....11............| Spartan-XL
Master Serial......................|.....10............| Spartan-XL
Express..............................|.....0X............| Spartan-XL

キー :
1: ロジック レベルが High であることを示します。
0: ロジック レベルが Low であることを示します。
X: don’t care であることを示します。

ロジック レベル :
ザイリンクス デバイスのモード ピン上には内部プルアップが接続されていますが、このプルアップの抵抗の強さはテストされていないため、 モード ピンをフロートにしないでください。

さらにモード ピンのレベルを計測する際、FPGA パッケージでの電圧レベルも常に計測してください。 これで、駆動ソースと FPGA モード ピンとの間に接続エラーがないことを確認することができます。 有効なロジック レベルに関する情報については以下の表を参照してください。

DEVICES.................| VOLTAGE..| STANDARD.| DESCRIPTION
................................| (VCC)..........|......................|
================================================================
XC4000...................|.......5...........|.....TTL............| 0: A logic Low in TTL
(A/D/H/L/E/EX).....|....................|.......................| should be < 0.5 Volts.
Spartan....................|....................|.......................| A pull-down of 4.7KOhm is
XC3000 (A/L)..........|.....................|.......................| recommended.
XC5200...................|.....................|.......................| 1 : A logic high in TTL should be > 4.0 Volts. A pullup of 3.3KOhm is recommended.
=================================================================
XC4000X.................|......3.3..........|....LVTTL........| 0: A logic Low in LVTTL
(XL/XLT/XLA/XV)...|.....................|.......................| should be < 0.5 Volts.
Spartan-XL..............|......................|.......................| A pull-down of 4.7KOhm is recommended.
................................|......................|.......................| 1 : A logic High in LVTLL should be > 3.0 Volts. A pullup of 3.3KOhm is recommended.

2

データ ピン [DIN または D<7:0>] が正しくボード上で接続されていない場合 :シリアル モード:
シリアル モードでコンフィギュレーションを行っている場合は、DIN ピンを直接 FPGA パッケージ ピンでプローブします。 コンフィギュレーション データが FPGA のピンに送信されていることを確認します。 トレースまたはデータ ソースをプローブしてもデータが FPGA に送信されていることを確実には確認できませんので、ご注意ください。

パラレル モード :
パラレル モードでコンフィギュレーションを行っている場合は、ごく希にですが、8 本のデータ ピンがすべて不正に接続されていたり、DataFrame エラーなしにピンの一部のみが不正になったり (INIT が Low になる - (Xilinx Answer 8158) を参照) することがあります。このような状況は、コンフィギュレーション データが FPGA に送信されていないために発生することがあります。 データ ピンを直接 FPGA パッケージ ピンでプローブしてください。 コンフィギュレーション データが FPGA のピンに送信されていることを確認します。 トレースまたはデータ ソースをプローブしてもデータが FPGA に送信されていることを確実には確認できませんので、ご注意ください。

3

CCLK が遷移しない、または間違って接続されている場合 :
CCLK ピンを直接 FPGA パッケージ ピンでプローブします。スレーブ モードの場合はソース、マスタ モードの場合はデスティネーションもプローブします。 クロックが実際に遷移し、クロック ロードのタイミング範囲内にあることを確認します。 デバイスがマスタ モードである場合は、コンフィギュレーション オプションで CCLK を SLOW に設定します。 デバイスがスレーブ モードの場合も、CCLK を SLOW に設定します。

4

バウンダリ スキャンが呼び出された場合 :
バウンダリ スキャン (JTAG) はパワーアップの時点から FPGA 内で実行可能ですが、 TCK ピンの値が変化したために、不正に呼び出された可能性があります。その場合は、コンフィギュレーションが中止されます。 TMS が High であること、および TCK の値が変化していないことを確認してください。 アプリケーションで TCK 上のクロックが使用されている場合、TMS の値がロジック 1 であることを確認し、PROG ピンをリサイクルしてコンフィギュレーションをやり直します。

5

メモ : このソリューションは Express および 非同期ペリフェラル モード (XC5200 ではペリフェラル モード) にのみ適用されます。

Chip Select (CS0 および CS1) が正しく設定されていない場合 :
Express Mode :
CS1 は FPGA を Express モードでコンフィギュレーションする Chip Select です。 CS1 が Low の場合は、FPGA は CCLK の遷移を無視し、コンフィギュレーションを行いません。 これが デイジー チェーンのリード デバイスである場合は、プルアップ レジスタを CS1 に接続するか、またはこの入力を論理的 High にする論理的デバイスに調整を加えます。 これがデイジー チェーンのセカンダリ デバイスである場合は、リード デバイスが DOUT ピンを High に駆動しない原因を追求します。DOUT ピンは CS1 を駆動している必要があります。 CS0 は Express モードのコンフィギュレーションには使用されません。

ペリフェラル/非同期ペリフェラル :
CS0 および CS1 はそれぞれ論理的 Low および論理的 High に設定して、FPGA がペリフェラル モードでコンフィギュレーション データを受信できるようにする必要があります。 これらのピンの論理ステートを確認します。

6

PROG または INIT ピンが Low の場合 (XC3000 ファミリ以外の全デバイス) :
PROG ピンの入力はアクティブ Low で FPGA のコンフィギュレーション メモリをクリアにします。 INIT ピンはコンフィギュレーション前とコンフィギュレーション中に双方向の信号を受け入れます。INIT ピンが Low になっていると、コンフィギュレーションが遅れます。 PROG ピンと INIT ピンの両方が継続的に Low に駆動されていないことを確認します Low に駆動されている場合は、これらのピンを解放してコンフィギュレーションが開始されるように適切な措置を取ってください。

RESET または PWRDN ピンが Low の場合 (XC3000 デバイス) :
RESET ピンの入力はアクティブ Low で、コンフィギュレーション後はグローバル リセットになり、コンフィギュレーション中は、コンフィギュレーション プロセスを再開始します。 したがって RESET が Low であると、コンフィギュレーションが開始されません。 PWRDN ピンの入力はアクティブ Low で、デバイスの電源を切ります。 コンフィギュレーション前およびコンフィギュレーション中は PWRDN を High に駆動する必要があります。 これらの信号に対するドライバを確認し、また、コンフィギュレーションが開始するように信号が正しいレベルで動作していることを確認してください。

7

FPGA に電源が入っていない場合 :
FPGA に電源が入っていない場合は、まったく機能しません。 ただし、接続がひとつでも間違っていると通常の動作をしませんので、この機会を利用して接続を修正しておいてください。 VCC、GND、およびコンフィギュレーションに関連するピン (PROG、INIT、DONE (D/P)、CCLK、モード ピン) を確認してください。
AR# 8213
日付 03/06/2013
ステータス アクティブ
種類 一般