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AR# 8240

Virtex/Virtex-II コンフィギュレーション - DONE ピンが High にならず、INIT ピンが Low にならない

説明

キーワード : Virtex, Virtex-II, configuration, startup, sequence, コンフィギュレーション, スタートアップ, シーケンス

重要度 : 標準

概要 :
Virtex/Virtex-II デバイスで DONE ピンが High にならず、INIT ピンが Low になりません。

ソリューション

DONE ピンが Low に維持され、INIT ピンが High に維持されるという問題の原因は多数あります。 このソリューションでは、この問題が発生する原因について説明します。

原因は次のいずれかです。

1) コンフィギュレーションが開始していない。デバイスで同期ワードがロードされない。 詳細は、(Xilinx Answer 7891) を参照してください。
2) コンフィギュレーションは開始しているが、データが正しく配列されていない。
3) コンフィギュレーション ビットストリームは読み込まれているが、デバイスがスタートアップ シーケンスを開始しない。
4. BitGen で不正なステップ レベルが選択されている (Virtex-II デバイスのみ)。


コンフィギュレーション ビットストリームが送られた後に INIT ピンが High になる場合、CRC チェックは実行されています。ただし、コンフィギュレーション データが必ずしも正しく読み込まれているとは限りません。


1) コンフィギュレーションが開始していない。
デバイスで同期ワード (0xAA99556) がロードされていません。 詳細は、(Xilinx Answer 7891) を参照してください。

SelectMAP モードでコンフィギュレーションしている場合は、各バイトの MSB は D0 ピンに送られます。 たとえば、16 進数「0xAA」は、バイナリ バイトで「1010 1010」となります。 この場合、一番左にある 1 が D0 に送られ、隣接する 0 は D1 に送られます。 データ ピンにデータが適切に送られていることを確認してください。


2) コンフィギュレーションは開始しているが、データが正しく配列されていない。

おそらくクロック グリッチまたはノイズなどが原因で、パケット ヘッダのコンフィギュレーション中にビットまたはバイトが追加または削除された場合、ビットストリームの残りが正しく配列されません。 FDRI (フレーム データ レジスタ) の書き込み中に、ビットまたはバイトが追加または削除された場合、CRC チェックが実行されず、INIT ピンが Low になります。 詳細は、(Xilinx Answer 13791) を参照してください。

Virtex デバイスの場合、デバイスが明示的な CRC コマンドを受け取らない限り CRC チェックが実行されません。 コンフィギュレーション中に、ダブルクロックなど CCLK 信号のシグナル インテグリティ問題が原因で、デバイスのビット数が少なくなったり多くなったりした場合、デバイスのコンフィギュレーション ロジックが正しく配列されず、パケットが識別されません。 データの不正な配列については、このアンサーの最後に説明します。 このため、デバイスは CRC チェックを実行する命令を受け取ることができず、CRC チェックは実行されません。 (CRC チェックには、実行されるか実行されないか、のいずれしかありません。)

この状態をリセットするには、SelectMAP モードで ABORT を実行する (Xilinx Answer 8520) か、任意のモードで PROG ピンを Low にしてください。 シリアルまたは JTAG コンフィギュレーション インターフェイスを介して、コンフィギュレーション ロジックはリセットできません。 Virtex デバイスで、BitGen の -g debugbitstream オプションを実行すると (Xilinx Answer 4219)、この状況を確認できます。 このオプションでは、コンフィギュレーション データが正しく配列されている限り、データが DOUT ピンに送られます。 DOUT ピンにデータが送られなかった場合、コンフィギュレーション データが正しく配列されていない可能性があります。

Virtex-II デバイスの場合、AutoCRC チェックが、各フレームの最後で実行されます。AutoCRC チェックにより、コンフィギュレーション データが正しく配列されていない箇所で CRC エラーが通知されます。 AutoCRC の詳細は、(Xilinx Answer 13790) を参照してください。 コンフィギュレーション データが正しく配列されていないと、AutoCRC は実行されません。

ボード コンフィギュレーションによっては、IBIS シミュレーションが保証されています。 CCLK は LVTTL 12mA バッファです。データまたは CCLK トレースが 2 ~ 3 インチより長い場合、コンフィギュレーション信号をシミュレーションする必要があります。

実際のカスタマのデザインで、データが不正に配列された原因は次のとおりです。
- 不適切なバイパス
- FPGA グランド プレーンのフロート
- CCLK またはデータ信号の不正な終端
- Virtex/-II デバイスの D0..7 ピンを駆動するデバイス出力のグランド バウンス
- 破損したコンフィギュレーション データの送信 (特にマイクロプロセッサなどのカスタマのコンフィギュレーション ソリューション)

Virtex-II デバイスによっては、CS_B および RDWR_B のセットアップ タイムとホールド タイムに影響するような問題もあります。このため、コンフィギュレーションでエラーが発生し、DONE ピンが High にならず、INIT が Low にならなくなります。 詳細は、(Xilinx Answer 14528) を参照してください。

CRC チェックが Virtex または Virtex-II デバイスで実行されないと、INIT ピンは Low のままになります。 詳細は、(XilinxAnswer 13791) を参照してください。


3) コンフィギュレーション ビットストリームは読み込まれているが、デバイスがスタートアップ シーケンスを開始しない。

この問題は、BitGen で不正なスタートアップ クロックが設定されていると発生します。

スタートアップ クロックには、CCLK、JTAG クロック (TCK)、ユーザー クロック (STARTUP ブロックへの入力) の 3 つの選択肢があります。 デフォルトでは CCLK に設定されています。 このオプションは、BitGen のオプション ファイル (bitgen.ut) か、BitGen レポート (design.bgn) に記述されているコマンド ライン オプションで確認できます。 構文は次のとおりです。

-g StartupClk:CCLK

または

-g StartupClk:JTAGClk

または

-g StartupClk:UserClk

4. BitGen で正しいステップ レベルが選択されていない (Virtex-II デバイスのみ)

Vietex-II デバイスで使用できるシリコン バージョンは、ステップ ES、ステップ 0、ステップ 1 のいずれかです。 BIT ファイルの生成には、正しいステップ レベルを使用する必要があります。 詳細は、(Xilinx Answer 14339) を参照してください。
AR# 8240
作成日 12/09/1999
最終更新日 02/09/2003
ステータス アーカイブ
タイプ 一般