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AR# 8261

CORE Generator 2.1i、Virtex、FFT、C_IP4:「警告:コア vfft16 はファイル VerilogSim を生成しませんでした。」というエラー メッセージが表示される。

説明

キーワード:virtex, FFT, verilog, verilogsim

重要度 :標準

概要:
[プロジェクトのオプション] にある [ビヘイビア シミュレーション] で [Verilog] を選択し、C_IP4 から Virtex の FFT コアを生成しようとすると、次のエラー メッセージが表示されます。

「警告 : コア vfft16 はファイル VerilogSim を生成しませんでした。」

これは、上記のコアが Verilog ビヘイビア モデルを生成できなかったことを示します。

ソリューション

C_IP4 では、Verilog ビヘイビア シミュレーションがサポートされていません。VEO テンプレートだけが生成されます。Verilog ビヘイビア シミュレーションは、将来のリリースでコアに追加される予定です。

回避策として、モジュールに対し、NGDBuild 後のゲート レベルのネットリストを生成し、それをインプリメンテーション検証前に使用します。NGDBUILD 後のシミュレーション ネットリストの生成方法については、(ザイリンクス アンサー #8065) を参照してください。
AR# 8261
作成日 12/12/1999
最終更新日 08/01/2001
ステータス アーカイブ
タイプ 一般