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AR# 8314

CORE Generator 2.1i C_IP4: CE = X の時、RAM ベース シフト レジスタのビヘイビアが、バックアノテートされたシミュレーション時のモデルのビヘイビアと一致しない。

説明

キーワード: ram, based, shift, register, x, behavioral, ce, vhdl, ベース, シフト, レジスタ, ビヘイビア

重要度 : 標準

概要:
クロック イネーブル信号が CE = X の時、RAM-based Shift Register のビヘイビアと、バックアノテートされた VHDL シミュレーションでのモデルのビヘイビアが一致しません。

CE が X の時、バックアノテートされたシミュレーションでは、シフト レジスタの出力は 3 クロック サイクル後に X になります。ところが、このモデルの出力が変化しません。

最終出力レジスタを持ち、長さが固定されている RAM-based Shift Register コアでこのような問題がいくつか見受けられます。

ソリューション

(ザイリンクス アンサー #8065) で説明されている手順に従って、ポスト NGDBuild モデルを生成し、CORE Generator で提供されるこのビヘイビア モデルの代わりに使用してください。
AR# 8314
作成日 12/17/1999
最終更新日 09/05/2001
ステータス アーカイブ
タイプ 一般