AR# 8374

CORE Generator 2.1I、Verilog:「Error!Too many module instance parameter assignments in "XilinxCoreLib/async_fifo_v1_0.v", 839:C_GATE_BIT_V1_0」というメッセージが表示される。

説明

キーワード: Fifo, Coregen, IP, Asynchronous, fifo, Verliog, XL, Core, 非同期, コア

重要度 : 標準

概要:
CORE Generator の Asynchronous FIFO をコンパイルする際、以下のエラー メッセージが表示されることがあります。

"Too many module instance parameter assignments [Verilog-TMIPA]
"XilinxCoreLib/async_fifo_v1_0.v", 839:
C_GATE_BIT_V1_0 #(init_val, yes, yes, 1, no, yes
, no, no, no, yes, no, no, no, 2, "10", 1, "0"
, 0, 1) nand_fd(.I(nand_in), .O(fake_out), .clk(
clk), .q(q_out), .CE(vcc), .AINIT(rst), .ASET(
fake_in), .ACLR(f..."

ソリューション

1

Asynchronous FIFO の Verilog モデルには C_GATE_BIT_V1_0 モジュールのインスタンシエーションがいくつか含まれています。

Asynchronous FIFO モデルの 839 行目から始まるインスタンスは、C_GATE_BIT_V1_0.v Verilog モデルをコンフィギュレーションするのに必要な 18 個のパラメータ値より 1 つ多い 19 個のパラメータ値を渡します。837 行目に、その余分のパラメータ値「yes」があります。これはこのモデルから削除する必要があります。

C_GATE_BIT_V1_0 #(init_val,
yes,
yes, <--------------------------- extra "yes" parameter entry
1,
no,
yes,
no,
no,
no,
yes,
no,
no,
no,
2,
"10", //c_nand,
1,
"0",
0,
1
)

2

このエラーは次の緊急パッチで修正される予定です。

http://www.xilinx.com/txpatches/pub/swhelp/coregen/c_ip4_patch1.tar.gz (UNIX),
または
http://www.xilinx.com/txpatches/pub/swhelp/coregen/c_ip4_patch1.zip (PC)

使用の Xilinx ディレクトリにパッチを抽出してください。
AR# 8374
日付 08/24/2001
ステータス アーカイブ
種類 一般