AR# 8388

2.1i SP6 Solaris インストール - 2.1i サービスパック 6 の Readme

説明

キーワード : Service Pack, Readme, Solaris, software update, 2.1isp6, Service Pack 6, サービスパック, ソフトウェアアップデート

重要度 : 標準

概要 :
このアンサーには、2.1i サービスパック 6 (Solaris) の Readme の内容を掲載します。

ソリューション

2.1i サービスパック 6は、Solaris にインストールされるすべての Alliance 2.1i をアップデートするためのものです。

古いバージョンの 2.1i サービスパックに含まれる修正はすべて、このサービスパック 6 に含まれています。ですから、古いバージョンのサービスパックのインストールは不要です。

インプリメンテーションアップデートのインストール手順 :
1. http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp にアクセスし、21i_sp6_implementation_sol.tar.gz をダウンロードします。
2. ダウンロードしたファイルを空のディレクトリ内で解凍します。

例 :
cd /home/staging_dir
gzip -d 21i_sp6_implementation_sol.tar.gz
tar xvf 21i_sp6_implementation_sol.tar

3. solalli.C22.5/setup を実行します。

デバイスデータファイルアップデートのインストール手順 :
1. http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp にアクセスし、21i_sp6_data_sol.tar.gz をダウンロードします。
2. ダウンロードしたファイルを空のディレクトリ内で解凍します。

例 :
cd /home/staging_dir
gzip -d 21i_sp6_data_sol.tar.gz
tar xvf 21i_sp6_data_sol.tar

3. soldata.C22.6/setup を実行します。

メモ 1 : セットアップ時に指定するディレクトリは、Alliance 2.1i をインストールしたディレクトリである必要があります。既存のファイルのみがアップデートされます。 2.1i の CD からインストールされていないデバイスを使用する場合は、サービスパックをインストールする前に、2.1i の CD からインストールしてください。

メモ 2 : Xilinx 2.1i の環境変数は、サービスパック 6 のインストールを開始する前に設定しておく必要があります。

インプリメンテーションツールのアップデートの詳細については、(Xilinx Answer 8911) を参照してください。

次のツールおよび既知の問題は、2.1i サービスパック 6 で修正されています。バックアノテーション

2.1i NGDAnno - 複数の電源/グランドあるいは定数の信号で駆動すると、ブロック RAM の入力が未接続のまま残る。
(Xilinx Answer 6665)

2.1i Virtex NGDAnno - Virtex のシングルおよびデュアルポート RAM で物理的なシミュレーションを実行した場合にのみセットアップ違反が発生する。
(Xilinx Answer 7322)

2.1i - Verilog UNISIM および Cadence Concept モジュールがブロック RAM に glbl.GSR を使用していない。
(Xilinx Answer 7331)

2.1i Virtex NGDAnno - IOB のトライステート信号でバックアノテートされた遅延にさらに 3.7ns が追加された数値が表示される。
(Xilinx Answer 7336)

2.1i NGDAnno - 「INTERNAL_ERROR:Anno:Ax.c:2094:1.1.2.40.2.4 - Ax::fixConfusedPins() cannot handle this configuration.」という内部エラーメッセージが表示される。
(Xilinx Answer 6913)

BitGen

2.1i Virtex-E BitGen - DLL フィードバック 2x メモリセルの論理式が間違っている。
(Xilinx Answer 8854)

2.1i Virtex BitGen – BitGen のデフォルトオプションで作成した Virtex のビットファイルを使用すると CLKDLL が不正な動作をする。
(Xilinx Answer 8244)

2.1i Virtex BitGen - 「WARNING:Bitgen:73 - Can't find arc ...」という警告メッセージが表示される。
(Xilinx Answer 7186)

Constraints Editor

2.1i Constraints Editor - Spartan 20 PQ208 でコンフィギュレーションピンの Prohibit I/O ピンの位置が間違っている。
(Xilinx Answer 7235)

2.1i Constraints Editor - Constraint_editor.exe を実行するとアプリケーションエラーが発生する。 (Xilinx Answer 7050)

CORE Generator

2.1i CORE Generator - 複数 EDIF ファイルで構成されているコアを生成する際、EDIF ファイルの一部がコピーされない。
(Xilinx Answer 8497)

2.1i Foundation CORE Generator 一部のモジュールのシンボルを生成する際に、フィールド BUS の数が間違っているというエラーが発生する。
(Xilinx Answer 7151)

2.1i Foundation CORE Generator - 「Unexpanded block error...because one or more pins on the block...were not found.」というエラーメッセージが表示される。
(Xilinx Answer 6853)

2.1i Foundation CORE Generator - Foundation シンボルの中に指定していないオプションピンが含まれる。
(Xilinx Answer 7397)

CPLD

2.1i XC9500 ファミリ Tsim - TPTA2 タイミング値が追加されました。
(Xilinx Answer 8822)

2.1i XC9500 ファミリ Hitop – 積項が異なるピンに割り当てられると、フィッタで削除される。
(Xilinx Answer 8502)

2.1i XC9500 ファミリ Hitop – タイミング最適化の実行中にアプリケーションエラーが発生する。
(Xilinx Answer 8824)

2.1i 9500/XL – ネガティブエッジでトリガされるグローバルクロック信号に対しタイミングモデルが不正となる。
(Xilinx Answer 7948)

2.1i 9500XL Hitop - 1.5i でフィットしたデザインが 2.1i でフィットしない。
(Xilinx Answer 8095)

2.1i 9500XL Hitop - <function> = VCC の不正なインプリメンテーション
(Xilinx Answer 7314)

2.1i 9500/XL TAEngine - プログラムが強制終了される。
(Xilinx Answer 8109)

2.1i Hitop - GTS ピンを介して内部 BUFG ネットを配線するとき、スルーレートに FAST を指定していても SLOW が使用される。
(Xilinx Answer 7760)

2.1i Hitop - XC95288XL-BG256 のフィットレポートで VCCIO ピンが TIE として表示される。
(Xilinx Answer 6683)

2.1i Hitop - Hitop で DFF -> INV -> OBUF が正しくフィットされない。
(Xilinx Answer 7337)

Design Manager

2.1i Design Manager - UCF 宣言文の新しいビヘイビア
(Xilinx Answer 726)

2.1i Design Manager - Mentor の Design Manager から pld_dsgnmgr を実行するか、または Examplar の [Place & Route] タブを使用した場合、インプリメンテーションのオプションが選択できない。
(Xilinx Answer 6554)

2.1i Design Manager - サーバーで例外エラーが報告される。
(Xilinx Answer 6660)

Floorplanner

2.1i Floorplanner - マップファイル名が Design Manager で問題となる。
(Xilinx Answer 6438)

FPGA Editor

2.1i FPGA Editor - 「アクセス違反 (0xc0000005), アドレス 0x003652e0 (Edit CLB/IOB/Slice & Save」というエラーメッセージが表示される。
(Xilinx Answer 7713)

2.1i FPGA Editor -「ERROR:Portability:90 - Command line error: Switch '-usedpin' is unexpected」というエラーメッセージが表示される。
(Xilinx Answer 7329)

2.1i FPGA Editor - アプリケーション実行中に表示されるカーソルが、長時間のプロセスには表示されない。
(Xilinx Answer 7334)

Hardware Debugger

2.1i Hardware Debugger - Virtex のパラレルケーブルを使用してデイジーチェーンをコンフィギュレーションすると、コンフィギュレーションが完了しない。
(Xilinx Answer 7763)

JTAG Programmer

2.1i JTAG Programmer - XC9500/XL で [プログラムのオプション] → [プログラム前に消去] チェックボタンがオフにできない。
(Xilinx Answer 8538)

3.1i JTAG Programmer - XC801 デバイスのサポートについて
(Xilinx Answer 8851)

2.1i JTAG Programmer – Spartan-II ファミリのデバイスのサポートについて
(Xilinx Answer 8852)

2.1i JTAG Programmer - 1802 PROM のサポート追加について
(Xilinx Answer 8264)

2.1i JTAG Programmer - Virtex-E の BSDL ファイルが使用可能。
(Xilinx Answer 8312)

2.1i JTAG Programmer -「ERROR: JTAG - Unable to locate BSDL file 'c.bsd'.」というエラーメッセージが表示される。
(Xilinx Answer 8108)

2.1i XC1800 JTAG Programmer - JTAG Programmer の XC1800 シリーズの PROM サポートについて。
(Xilinx Answer 6850)

2.1i Virtex JTAG Programmer - Virtex のコンフィギュレーションではまずシャットダウンシーケンスが必要。
(Xilinx Answer 7319)

2.1i JTAG Programmer - 4002xl-pq100 に SVF を使用すると、バウンダリスキャンの program がサポートされていないというエラーメッセージが表示される。
(Xilinx Answer 6764)

2.1i JTAG Programmer - 4010XL のコンフィギュレーションで、Done ピンが High にならない。
(Xilinx Answer 7049)

ライブラリ

2.1i UNISIMS/SIMPRIMS - CLKDLL は、RST 信号のアサートが解除されてしまうとロックされない。
(Xilinx Answer 1825)

2.1i XSI ライブラリ - IOBUF_N ピンを使用して双方向 I/O を作成した際に、反転が加えられる。
(Xilinx Answer 7470)

Synopsys FPGA Compiler 1998.08/1999.05 - Virtex の IOB のスルーレートが合成中に無視される。
(Xilinx Answer 6588)

MAP

2.1i 4000XL MAP - 「FATAL_ERROR:OldMap:x4emamerge.c:2410:1.1.2.6 - Illegal merge detected」というエラーメッセージが表示される。
(Xilinx Answer 7142)

2.1i Virtex MAP – 制約のない 2 つの SRL16 を Virtex の 1 つのスライスに指定できない。
(Xilinx Answer 6793)

2.1i Virtex MAP - 「FATAL_ERROR:xvkpu:xvkpulocal.c:246:1.3」というエラーが発生する。
(Xilinx Answer 8092)

2.1i Virtex MAP - CLKDLLHF に対して不正な JF 設定が使用される。
(Xilinx Answer 7709)

2.1i Virtex MAP - 「Exception: Access Violation (oxc0000005), address:ox00255920.」というエラーメッセージが表示される。
(Xilinx Answer 7264)

2.1i Virtex MAP - デザインにマップを実行すると、ソースのないネットが発生し DRC エラーの原因となる。
(Xilinx Answer 7364)

2.1i Virtex MAP - デフォルト入力パス遅延のエレメントが変更されている。
(Xilinx Answer 7728)

2.1i Virtex MAP - XCV1000 デザイン上でマップが NGD ファイルの読み込み中に中断してしまう。
(Xilinx Answer 7453)

2.1i Virtex MAP - 2 つの F5MUX が F6MUX を駆動している場合、配線できない接続が作成される。
(Xilinx Answer 7466)

2.1i Virtex MAP - 「FATAL_ERROR:xvkpk:xvkpkslice.c:146:1.30」というエラーメッセージが表示される。
(Xilinx Answer 7487)

2.1i Virtex MAP - Floorplanner の制約から、不正な PCF 制約が作成される。
(Xilinx Answer 7325)

2.1i 4000X* MAP - MAP で不正な制約が書き込まれ「ERROR:OldMap:563 - Bel type "PAD" is not supported.」というエラーメッセージが表示される。
(Xilinx Answer 6319)

2.1i Virtex MAP - FF が IOB にプッシュされると、インバータが削除される。
(Xilinx Answer 7279)

2.1i Virtex MAP - PULLUP、PULLDOWN、KEEPER を駆動する OBUF が一定して処理されない。
(Xilinx Answer 7349)

2.1i Virtex MAP - PWR/GND で駆動されている BUFT をマップすると、ハードウェアでは機能しないようなかたちでコンフィギュレーションされる。
(Xilinx Answer 7008)

2.1i Virtex MAP/PAR - RLOC 制約されていないキャリーチェーンとマクロの組み合わせを持つデザインが実行できないことがある。
(Xilinx Answer 7086)

2.1i Virtex MAP - 「ERROR:xvkpu - Unable to obey design constraints...」というエラーメッセージが表示される。
(Xilinx Answer 6708)

2.1i Virtex MAP - ローカル出力命令が正しく処理されない。
(Xilinx Answer 7321)

NGDBuild

2.1i Spartan-II NGDBuild - "ERROR:NgdHelpers:312 - logical block "$<>" of type "STARTUP_SPARTAN2 is unexpanded.
(Xilinx Answer 8424)

2.1i NGDBuild - Constraints Editor を使用して IOB コンポーネントを駆動するネット上の制約を作成すると、この制約が無視される。
(Xilinx Answer 7071)

2.1i NGDBuild - TNM_NET が DLL を介した場合に、同期ロードに正しく伝搬されない (2 つのケース)。
(Xilinx Answer 7351)

パッケージファイル

2.1i Spartan-II パッケージファイル – Spartan-II の TQ144 パッケージが新しく追加。
(Xilinx Answer 8296)

:2.1i Virtex-E パッケージ - XV600E FG900 および XV1000E FG1156 パッケージに不正なバンク情報が含まれていている。
(Xilinx Answer 8298)

2.1i Spartan-II パッケージファイル - サービスパック 3 で新パッケージファイルが利用可能。
(Xilinx Answer 8118)

2.1i パッケージファイル - Spartan40XL BG256 で DONE ピンの位置が間違っている。
(Xilinx Answer 7736)

2.1i SpartanXL - 2.1i ソフトウェアに CS280 パッケージが含まれていない。
(Xilinx Answer 7326)

2.1i パッケージファイル - 40150xv BG432 パッケージが正しくない。
(Xilinx Answer 7185)

PAR

2.1i Virtex PAR – 「DesignRules:533 - Netcheck: Improper routing. Signal N141 is routed with too many unbuffered connections.」というエラーメッセージが表示される。
(Xilinx Answer 8925)

2.1i Spartan-XL PAR - バージョン 1.5i と比較して XCS30XL および XCS40XL デザインでの配線結果が劣る。
(Xilinx Answer 8421)

2.1i Virtex PAR - 複数配置配線と単一配置配線実行では同じコストテーブルから異なる結果が生じる。
(Xilinx Answer 8371)

2.1i 4000XL PAR - 2.1i のサービスパック 1 または 2 で 4000XL デバイスが PAR でガイドされない。
(Xilinx Answer 7938)

2.1i Virtex MAP - MUXCY とフリップフロップの間で反転が追加されない。
(Xilinx Answer 8490)

2.1i XV1000E PAR - XV1000E のデータファイルの修正により、配置結果が向上。
(Xilinx Answer 8297)

2.1i Virtex PAR - ブロック RAMのピンへの接続が困難。
(Xilinx Answer 7813)

2.1i PAR - 同じ配線に対してレポートされる遅延の数が PAR と TRCE で異なる。
(Xilinx Answer 7827)

2.1i Virtex PAR -「FATAL_ERROR:Utilities:basagconjgradient.c:202:1.1.4.2 - CG SOLVER: residual.」というエラーメッセージが表示される。
(Xilinx Answer 8093)

2.1i Virtex-E PAR - LVDS I/O コンポーネントに位置制約がなくても、配置が続行する。
(Xilinx Answer 8094)

2.1i PAR - 「Exception:Access Violation (0xc0000005), Address: 0x039313b9」というエラーメッセージが表示される。
(Xilinx Answer 7245)

2.1i 4000XL/XV PAR - Prohibit 制約が無視される。
(Xilinx Answer 7296)

2.1i Virtex PAR - 配置開始後に PC がクラッシュする。
(Xilinx Answer 7372)

2.1i 4000XL/XV PAR - 配線中に次のアプリケーションエラーが発生する。 "Access Violation (0xc0000005), Address: 0x0024b0b1."
(Xilinx Answer 7249)

2.1i Virtex PAR - PAR 結果ファイルで間違ったロジックレベル数がレポートされる。
(Xilinx Answer 7734)

2.1i Virtex PAR - MAXSKEW を使用してセカンダリグローバルクロックバッファが自動的に外部クロックネットに割り当てられるようになりました。
(Xilinx Answer 7316)

2.1i Virtex PAR -「FATAL_ERROR:Place:xvkapanal.c:1860:1.1.2.21.2.1」というエラーメッセージが表示される。
(Xilinx Answer 6690)

2.1i Virtex PAR - Virtex デザインでの PWR/GND 信号の配線に時間がかかる。
(Xilinx Answer 6739)

2.1i SpartanXL PAR - コストテーブルを 2 度実行すると結果が異なる。
(Xilinx Answer 7335)

2.1i Virtex PAR - エリア制約のある Virtex デザインが配置中にメモリ不足になることがある。
(Xilinx Answer 6953)

2.1i Virtex PAR - PWR/GND の配線中にセグメンテーションエラーが発生し、配線が停止する。
(Xilinx Answer 7064)

2.1i PAR - ターンズエンジンを実行すると、結果がクリーンアップされない (-s オプションが無視される)。
(Xilinx Answer 7350)
2.1i Virtex PAR - ファンアウトが高いネットのソースピンが未配線のまま残り、その結果として配線が中止する。
(Xilinx Answer 7345)

2.1i Virtex PAR - IOB を含むリスト制約が無視される。
(Xilinx Answer 7078)

2.1i Spartan-XL PAR - 「FATAL_ERROR:Route:basrtsanity.c:241:1.10.2.2 - Process will terminate.」というエラーメッセージが表示される。
(Xilinx Answer 7342)

スピードファイル

2.1i Virtex スピードファイル - Block RAM タイミングが変更。
(Xilinx Answer 8910)

2.1i Spartan-II スピードファイル - スピードグレードは ADVANCED に指定されています。
(Xilinx Answer 8846)

2.1i Virtex スピードファイル - Virtex スピードファイルに Power Estimator ツールのサポートを追加。
(Xilinx Answer 8845)

2.1i Virtex-E スピードファイル - Virtex-E の新規スピードファイル
(Xilinx Answer 8294)

2.1i スピードファイル - サービスパック 3 でスピードファイルへ変更が追加。
(Xilinx Answer 8117)

2.1i Virtex スピードファイル - 2.1i サービスパック 1 で新しい Virtex スピードファイルの追加。
(Xilinx Answer 7327)

2.1i XC4000XV スピードファイル - 2.1i サービスパック 1 で XC4000XV スピードデータが利用可能。
(Xilinx Answer 7330)

2.1i SpartanXL スピードファイル - -5 スピードグレード用のファイルが利用可能。
(Xilinx Answer 7352)

2.1i Virtex スピードファイル - Virtex で pin-to-pin のタイミング値がない場合に発生する遅延の問題。
(Xilinx Answer 7341)

タイミング

2.1i Timing Analyzer - ユーザー指定のソースを選択するとメモリリークが発生する。
(Xilinx Answer 8327)

2.1i Timing Analyzer - HP 10.20 プラットフォームで起動時にバスエラーが発生する。
(Xilinx Answer 7192)

2.1i 9500XL Timing Analyzer - CPLD プロジェクトのカスタムレポートで、スタックエラー (timingan.exe, mfc42.dll) またはプロセス終了コード 2 がレポートされる。
(Xilinx Answer 7312)

2.1i Virtex Floorplanner - PC 上で FNF ファイルを保存する際にエラーが発生する。
(Xilinx Answer 7448)

2.1i Virtex タイミング - バックアノテートされた Virtex のタイミングレポートで遅延が正しく報告されない。
(Xilinx Answer 6964)

2.1i 4000E/Spartan タイミング - バックアノテートされた XC4000E および Spartan の遅延が正しく報告されない。
(Xilinx Answer 6965)

2.1i Timing Analyzer - Timing Analyzer のアドバンズ解析で、パスのない制約サマリレポートのみ生成される。
(Xilinx Answer 6825)

2.1i TRCE/NGDBUILD/Timing Analyzer/FPGA Editor -「-min」オプションを使用しても、インプリメンテーション後、スピードグレードとタイミング値が変更されていない。
(Xilinx Answer 6959)

2.1i TRCE - パスが正しいタイミング制約に指定されない。
(Xilinx Answer 7340)

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AR# 8388
日付	10/10/2003
ステータス	アーカイブ
種類	一般

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