UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!
  1. Xilinx - Adaptable. Intelligent.
  2. サポート
  3. AR# 8525: 2.1i SP5 - 2.1i サービス パック 5 アップデート

AR# 8525

2.1i SP5 - 2.1i サービス パック 5 アップデート

説明

キーワード: Service, Pack, 2.1i, update, サービス, パック, アップデート

重要度 : 標準

概要:

次のリストは 2.1i のサービス パック 5 のアップデートに含まれている修正項目です。

ソリューション

サービス パックは以下のページからアクセスできます。
http://support.xilinx.co.jp/support/techsup/sw_updates/

2.1i 日本語版のサービス パック 5 には以下の項目が含まれます。

NGDBUILD

(ザイリンクス アンサー #6847): 2.1i NGDBuild - Windows NT または 95 では、UCF ファイルのサイズに制限があり、msvcrt.dll で問題が発生する。

(ザイリンクス アンサー #7016): 2.1i NGDBuild - Windows NT 4.0 サービス パック 3 がインストールされている環境で、0x780125b3 のアドレスでエラーが発生する。

(ザイリンクス アンサー #7071): 2.1i NGDBuild - Constraints Editor を使用して IOB コンポーネントを駆動するネット上の制約を作成すると、この制約が無視される。

(ザイリンクス アンサー #7351): 2.1i NGDBuild - TNM_NET が DLL を介した場合に、同期ロードに正しく伝搬されない (2 つのケース)。

MAP

(ザイリンクス アンサー #7142): 2.1i 4000XL MAP - 「FATAL_ERROR:OldMap:x4emamerge.c:2410:1.1.2.6 - Illegal merge detected」というエラー メッセージが表示される。

(ザイリンクス アンサー #6793) : 2.1i Virtex MAP - 制約のない 2 つの SRL16 を Virtex の 1 つのスライスに指定できない。

(ザイリンクス アンサー #8490): 2.1i Virtex MAP - MUXCY とフロップの間で反転が実行されない。

(ザイリンクス アンサー #8092)： : 2.1i Virtex MAP - 「FATAL_ERROR:xvkpu:xvkpulocal.c:246:1.3」というエラーが発生する。

(ザイリンクス アンサー #7709): : 2.1i Virtex MAP - CLKDLLHF に対して不正な JF 設定が使用される。

(ザイリンクス アンサー #7325): 2.1i Virtex MAP - Floorplanner の制約から、不正な .pcf 制約が作成される。

(ザイリンクス アンサー #7264): 2.1i Virtex Map - 例外:次のようなエラーが発生する。例外: アクセス違反 (oxc0000005), アドレス:ox00255920

(ザイリンクス アンサー #7364): 2.1i Virtex MAP - デザインでマップを実行すると、ソースのないネットが発生し DRC エラーの原因となる。

(ザイリンクス アンサー #7728): 2.1i Virtex でのマップ - 遅延に関するデフォルト入力パスが変更されている。

(ザイリンクス アンサー #7453): 2.1i Virtex でのマップ - XCV1000 デザイン上でマップが NGD ファイルの読み込み中に中断してしまう。

(ザイリンクス アンサー #7466): 2.1i Virtex でのマップ - 2 つの F5MUX が F6MUX を駆動している場合、配線できない接続が作成される。

(ザイリンクス アンサー #7487): 2.1i Virtex でのマップ - 次のような致命的エラーが発生する。FATAL_ERROR:xvkpk:xvkpkslice.c:146:1.30

(ザイリンクス アンサー #7325): 2.1i Virtex MAP - Floorplanner の制約から、不正な .pcf 制約が作成される。

(ザイリンクス アンサー #6319): 2.1i 4000XV/XL/XLA でのマップ - 不正な制約が作成され次のようなエラーが発生する。<br> ERROR:OldMap:563 - Bel type "PAD" is not supported.

(ザイリンクス アンサー #7279): 2.1i Virtex Map - インバータが削除され、FF と IOB が 1 つになる。

(ザイリンクス アンサー #7349): 2.1i Virtex Map - Virtex でのマップで OBUF の対処が PULLUP、PULLDOWN、KEEPER でそれぞれ異なる。

(ザイリンクス アンサー #7008): 2.1i Virtex Map - PWR/GND に接続されている BUFT をマップすると、ハードウェアで使用できないことがある。

(ザイリンクス アンサー #7086): 2.1i Virtex でのマップ/PAR - RLOC 制約されていないキャリー チェーンとマクロの組み合わせを持つデザインが実行できないことがある。

(ザイリンクス アンサー #6708): 2.1i Virtex Map - ERROR:xvkpu - デザイン制約を実行できない。

(ザイリンクス アンサー #7321): 2.1i Virtex Map - Virtex がローカル出力命令を正しく処理できない。

PAR

(ザイリンクス アンサー #7938): 2.1i 4000XL PAR - 2.1i のサービス パック 1 または 2 で 4000XL デバイスが PAR でガイドされない。

(ザイリンクス アンサー #8297): 2.1i XV1000E PAR - XV1000E のデータ ファイルが修正され、配置が改善。

(ザイリンクス アンサー #7813): 2.1i Virtex PAR - Block RAM ピンへの接続に問題がある。

(ザイリンクス アンサー #7827): 2.1i PAR - 同じ配線に対してレポートされる遅延の数が PAR と TRCE で異なる。

(ザイリンクス アンサー #8093): 2.1i Virtex PAR - 次のような致命的エラーが発生する。FATAL_ERROR:Utilities:basagconjgradient.c:202:1.1.4.2 - CG SOLVER residual


(ザイリンクス アンサー #8094): 2.1i Virtex-E PAR - LVDS IO コンポーネントの位置に制約がなくても、配置が続行する。

(ザイリンクス アンサー #7245): 2.1i PAR - 次のようなアプリケーション エラーが発生する。例外: アクセス違反 (0xc0000005), アドレス: 0x039313b9

(ザイリンクス アンサー #7296): 2.1i 4000XL/XV PAR - Prohibit 制約が無視される。

(ザイリンクス アンサー #7372): 2.1i Virtex PAR - PC 上で配置開始後に動作が中断する。

(ザイリンクス アンサー #7249): 2.1i 4000XL/XV PAR - 配線中に次のようなエラーが発生する。 アクセス違反 (0xc0000005), アドレス: 0x0024b0b1.

(ザイリンクス アンサー #7734)：： : 2.1i Virtex PAR - par 結果ファイルで間違ったロジック レベル数がレポートされる。

(ザイリンクス アンサー #7316): 2.1i Virtex PAR - 配置を実行すると、MAXSKEW プリファレンスを使用して 2 番目のグローバル クロック バッファが自動的に外部クロック ネットに割り当てられる。

(ザイリンクス アンサー #6690): 2.1i Virtex PAR - 次のような致命的エラーが発生する。FATAL_ERROR:Place:xvkapanal.c:1860:1.1.2.21.2.1

(ザイリンクス アンサー #6739): 2.1i Virtex PAR - Virtex デザインでの PWR/GND 信号の配線に時間がかかる。

(ザイリンクス アンサー #7335): 2.1i SpartanXL PAR - コスト テーブルを 2 度実行すると結果が異なる。

(ザイリンクス アンサー #6953): 2.1i Virtex PAR - エリア制約のある Virtex デザインが配置中にメモリ不足になることがある。

(ザイリンクス アンサー #7064): 2.1i Virtex PAR - PWR/GND の配線中に分割に失敗し、配線が停止する。

(ザイリンクス アンサー #7350): 2.1i PAR - ターンズ エンジンを実行すると、結果がクリーンアップされない。つまり -s オプションを無視する。

(ザイリンクス アンサー #7345): 2.1i Virtex PAR - H レベルのファンアウト ネットのソース ピンが未配線のまま残り、その結果として配線が中止する。

(ザイリンクス アンサー #7078): 2.1i Virtex PAR - IOB を含むリスト制約が無視される。

(ザイリンクス アンサー #7342): 2.1i SpartanXL PAR - 次のような致命的エラーが発生する。FATAL_ERROR:Route:basrtsanity.c:241:1.1.2.2- プロセスが停止する。

タイミング

(ザイリンクス アンサー #8327): 2.1i Timing Analyzer - カスタム ソースを選択するとメモリ リークが発生する。

(ザイリンクス アンサー #7948): 2.1i 9500/XL - グローバル クロック信号でネガティブ エッジがトリガされる際のタイミング モデルが不正となる。

(ザイリンクス アンサー #7192): 2.1i Timing Analyzer - HP 10.20 プラットフォームで起動時にバス エラーが発生する。

(ザイリンクス アンサー #7312): 2.1i 9500XL Timing Analyzer - CPLD プロジェクトのカスタム レポートで、スタック エラー (timingan.exe, mfc42.dll) またはプロセス終了コード 2 がレポートされる。

(ザイリンクス アンサー #7448): 2.1i Virtex Floorplanner - PC 上で FNF ファイルを保存する際にエラーが発生する。

(ザイリンクス アンサー #6964): 2.1i Virtex タイミング - バックアノテートされた Virtex タイミングの遅延に関する 2 件の問題。

(ザイリンクス アンサー #6965): 2.1i 4000E/Spartan タイミング - XC4000E および Spartan の遅延レポートに関する問題。

(ザイリンクス アンサー #6825): 2.1i Timing Analyzer - Timing Analyzer のアドバンズ解析で、パスのない制約サマリ レポートのみが生成される。

(ザイリンクス アンサー #6959): 2.1i TRCE/NGDBUILD/Timing Analyzer/FPGA Editor - -min オプションを使用しても、インプリメンテーション後、スピード グレードとタイミング値が変更されていない。

(ザイリンクス アンサー #7340): 2.1i TRCE - パスが正しいタイミング制約に指定されない。

(ザイリンクス アンサー #7341): 2.1i Virtex スピード ファイル - Virtex で pin-to-pin のタイミング値がない場合に発生する遅延の問題。

バックアノテーション

(ザイリンクス アンサー #7322): 2.1i Virtex Ngdanno - Virtex のシングルおよびデュアル ポート RAM で物理的なシミュレーションを実行した場合にのみ設定上の違反が発生する。

(ザイリンクス アンサー #7331): 2.1i - Verilog UNISIM および Cadence Concept モジュールがブロック RAM に glbl.GSR を使用していない。

(ザイリンクス アンサー #7336): 2.1i Virtex Ngdanno - IOB の信号でバックアノテートされた遅延にさらに 3.7ns が追加された数値が表示される。

(ザイリンクス アンサー #6913): 2.1i Ngdanno - 次のような内部エラー メッセージが表示される。INTERNAL_ERROR:Anno:Ax.c:2094:1.1.2.40.2.4 - Ax::fixConfusedPins() cannot handle this configuration.

Hardware Debugger

(ザイリンクス アンサー #7763): 2.1i Hardware Debugger - Virtex のパラレル ケーブルを使用してデイジー チェーンをコンフィギュレーションすると、設定が完了しない。

BitGen

(ザイリンクス アンサー #8244): 2.1i Virtex Bitgen - BitGen のデフォルトで作成した Virtex のビット ファイルを使用すると CLKDLL が不正な動作をする。

(ザイリンクス アンサー #7186): 2.1i Virtex Bitgen - 次のような警告メッセージが表示される。WARNING:Bitgen:73 - Can't find arc ...

Design Manager

(ザイリンクス アンサー #726): 2.1i Design Manager -サービス パックに新しく追加された UCF に関する機能

(ザイリンクス アンサー #6554): 2.1i Design Manager - Mentor の Design Manager から pld_dsgnmgr を実行するか、または Examplar の [Place & Route] タブを使用した場合、インプリメンテーションのオプションが選択できない。

(ザイリンクス アンサー #7328): 2.1i Design Manager - 以前のバージョンに上書きする機能が Windows 95/98 および ワークステーションでは実行されない。

(ザイリンクス アンサー #6660): 2.1i Design Manager - 次のようなエラー メッセージが表示される。The server threw an exception．

(ザイリンクス アンサー #7343): 2.1i 一般 - [Help] -> [About Project Manager] でサービス パックのリビジョン情報が表示されない。

JTAG Programmer

(ザイリンクス アンサー #8264): 2.1i JTAG Programmer - サービス パック 5 で XC1802 PROM のプログラミングをサポート。

(ザイリンクス アンサー #8312): 2.1i JTAG Programmer - Virtex-E BSDL ファイルがサービス パックからダウンロード可能。

(ザイリンクス アンサー #8108): 2.1i JTAG Programmer:JTAG - 「Unable to locate BSDL file 'c.bsd'」というエラーが表示される。

(ザイリンクス アンサー #6850): XC1800 JTAG Programmer 2.1i - JTAG Programmer の XC1800 シリーズの PROM のサポートについて。

(ザイリンクス アンサー #7319): 2.1i Virtex JTAG Programmer - Virtex のコンフィギュレーションでは、最初にシャットダウンする必要がある。

(ザイリンクス アンサー #6764): 2.1i JTAG Programmer - 4002xl-pq100 に SVF を使用すると、バウンダリ スキャンの program がサポートされていないというエラー メッセージが表示される。

(ザイリンクス アンサー #7049)2.1i JTAG Programmer - 4010XL のコンフィギュレーションで、Done ピンが High にならない。

CPLD

(ザイリンクス アンサー #8095): 2.1i 9500XL Hitop - 1.5i でフィットしたデザインが 2.1i でフィットしない。

(ザイリンクス アンサー #7314)2.1i 9500XL Hitop - <function> = VCC の不正なインプリメンテーション

(ザイリンクス アンサー #8109): 2.1i 9500/XL TAEngine - プログラムが強制終了される。

(ザイリンクス アンサー #7760)2.1i Hitop - GTS ピンを介して内部 BUFG ネットを配線する際に、スルーレートに FAST を指定していても SLOW を使用する。

(ザイリンクス アンサー #6683)2.1i Hitop - XC95288XL-BG256 では フィット レポートで VCCIO ピンが TIE として表示される。

(ザイリンクス アンサー #7337): 2.1i Hitop - Hitop で DFF → INV → OBUF へのフィットが正しく実行されない。

Floorplanner

(ザイリンクス アンサー #6438): 2.1i Floorplanner - マップ ファイル名が Design Manager で問題となる。

FPGA Editor

(ザイリンクス アンサー #7713): 2.1i FPGA Editor - 「アクセス違反 (0xc0000005), アドレス 0x003652e0 」というエラー メッセージが表示される。

(ザイリンクス アンサー #7329): 2.1i FPGA Editor - 次のようなエラーが発生する。ERROR:Portability:90 - Command line error: Switch '-usedpin' is unexpected.

(ザイリンクス アンサー #7334): 2.1i FPGA Editor - アプリケーション実行中に表示されるカーソルが、長時間のプロセスの際には表示されない。

CORE Generator:

(ザイリンクス アンサー #8497): 複数 EDIF ファイルで構成されているコアを生成する際、EDIF ファイルの一部がコピーされません。

(ザイリンクス アンサー #7151): 2.1i Foundation CORE Generator 一部のモジュールのシンボルを生成する際に、フィールド BUS の数が間違っているというエラーが発生する。

(ザイリンクス アンサー #6853): 2.1i Foundation CORE Generator - 1 つまたは複数のピンがファイル内で見つからないため予期しないブロック エラーが発生する。

(ザイリンクス アンサー #7397): 2.1i Foundation CORE Generator - Foundation シンボルの中に指定していないオプション ピンが含まれる。

(ザイリンクス アンサー #6890): 2.1i Foundation CORE Generator - Windows を使用している場合、CORE Generator で Foundation のインストール ディレクトリが見つからないことがある。

スピード ファイル

(ザイリンクス アンサー #8294): 2.1i Virtex-E スピード ファイル - Virtex-E 用の新スピード ファイルが利用可能。

(ザイリンクス アンサー #8117): 2.1i スピード ファイル - スピード ファイルへの変更について。

(ザイリンクス アンサー #7327): 2.1i Virtex スピード ファイル - Virtex 用の新スピード ファイルが利用可能。

(ザイリンクス アンサー #7330): 2.1i XC4000XV スピード ファイル - XC4000XV スピード データが利用可能。

(ザイリンクス アンサー #7352): 2.1i SpartanXL スピード ファイル - -5 スピード グレード用のファイルが利用可能。

パッケージ ファイル

(ザイリンクス アンサー #8296): 2.1i Spartan2 パッケージ ファイル - Spartan2 の TQ144 パッケージが追加。

(ザイリンクス アンサー #8298): :2.1i Virtex-E パッケージ - XV600E FG900 および XV1000E FG1156 パッケージに不正なバンク情報が含まれていている。

(ザイリンクス アンサー #8118): 2.1i Spartan2 パッケージ ファイル - 新パッケージ ファイルが利用可能。

(ザイリンクス アンサー #7736): 2.1i パッケージ ファイル - Spartan40XL BG256 で DONE ピンの位置が間違っている。

(ザイリンクス アンサー #7326): 2.1i SpartanXL - 2.1i 日本語版に CS280 パッケージが含まれていない。

(ザイリンクス アンサー #7185): 2.1i パッケージ ファイル - 40150xv BG432 パッケージが正しくない。

ライブラリ

(ザイリンクス アンサー #1825): 2.1i UNISIMS/SIMPRIMS - CLKDLL は、RST 信号のアサートが解除されてしまうとロックされない。

(ザイリンクス アンサー #7470): 2.1i XSI ライブラリ - IOBUF_N ピンを使用して双方向 I/O を作成した際に反転が加えられる。

(ザイリンクス アンサー #6588): Synopsys FPGA Compiler 1998.08/1999.05 - Virtex の IOB のスルーレート指定が合成中、無視される。

Constraints Editor

(ザイリンクス アンサー #7235): 2.1i Constraints Editor - Spartan 20 PQ208 でコンフィギュレーション ピンの Prohibit IO ピンの位置が間違っている。

(ザイリンクス アンサー #7050): 2.1i Constraints Editor - Constraint_editor.exe を実行するとアプリケーション エラーが発生する。
AR# 8525
日付 04/28/2000
ステータス アーカイブ
種類 一般

このウェブサイトを使用することで、cookie の使用を承諾したことになります。   詳細

このページをブックマークに追加