2. サポート
  3. AR# 8883: 3.1i ECS - How to perform functional simulation of a CoreGEN module

AR# 8883

3.1i ECS: CORE Generator モジュールのファンクション シミュレーションの実行方法について

説明

キーワード: MTI, Simulation, default binding, CoreGEN, unlinked cell, シミュレーション, デフォルト バインディング, リンクのないセル

重要度 : 標準

概要: MTI では次のエラー メッセージが表示されます。

WARNING[1]: top.vhf(44): No default binding for component: "decode". (No entity named "decode" was found)

CORE Generator で作成されたコンポート名が「decode」の場合、MTI ではコアのシミュレーション モジュールを見つけることができません。次に VHDL および Verilog での解決策を示します。

ソリューション

1

VHDL :

CORE Generator の VHDL シミュレーション モデルは、コンフィギュレーション ステートメントによりデザインと関連付けられています。ほとんどのコンフィギュレーション情報はコアの生成時に作成される CORE Generator のインスタンシエーション テンプレートに含まれています。プロジェクト ディレクトリには、core.vho という名前のファイルがあり、このファイルにはコアのコンフィギュレーション情報が含まれています。

回路図デザインに CORE Generator のマクロを含む場合、階層構造のコンフィギュレーション宣言をテストベンチに追加する必要があります。これにより、回路図にスティミュラスが供給されます。

テストベンチの最後に追加する必要があるコンフィギュレーションのテンプレートを次に示します。

library XilinxCoreLib;

CONFIGURATION <cfg_name> OF <testbench_entity> IS
FOR <testbench_arch>
for all : <instantiated_comp> use entity work.<entity>(<architecture>);
for <architecture>
for all : <core_name> use entity XilinxCoreLib.C_DECODE_BINARY_V1_0(behavioral)
configuration information provided in the coregen instantiation template
end for;
end for;
end for;
END FOR;
END TOP_cfg;

2

Verilog :

CORE Generator の Verilog シミュレーション モデルは、'INCLUDE 文を使用したデザインと関連付けられています。
この情報はコアの生成時に作成される CORE Generator のインスタンシエーション テンプレートに含まれています。プロジェクト ディレクトリには、core.veo という名前のファイルがあり、このファイルにはコアのコンフィギュレーション情報が含まれています。

Foundation ISE プロジェクトのこの情報を反映させるには次を行ってください。
1. core.veo ファイルを core.v ファイルという名前に変更し、プロジェクトに追加します。
2. core.v ファイルを選択し、[Create Schematic Symbol] をダブルクリックします。
3. 既存のシンボルに上書きするかを尋ねるダイアログ ボックスが表示される場合は [Yes] をクリックします。
4. シンボルを回路図に追加します。

この結果ファンクション シミュレーションを実行しデザインをインプリメントできます。
AR# 8883
日付 10/04/2002
ステータス アーカイブ
種類 一般