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AR# 8982

EXEMPLAR: UNISIM ライブラリを使用して合成後のシミュレーションの HDL ネットリストを書く方法について(Virtex のみに適用)

説明

キーワード: spectrum, leonardo, vhdl, verilog

重要度 : 標準

概要:
LeonardoSpectrum 1999.1i 以降のバージョンでは、UNISIM ライブラリを使用して合成後のシミュレーションの VHDL/Verilog ネットリストを書くことができます。
詳細については、 http://www.exemplar.com/support/pdf/virtex.pdf を参照してください。

以下に変数設定のサマリを示します。
この機能は、Virtex/Virtex-E/Spartan II デバイスにのみ使用できます。

ソリューション

1

合成後のシミュレーションの VHDL ネットリストを作成するには次の変数を設定します。
set xi_write_init_on_luts TRUE
set vhdl_write_component_package FALSE
set vhdl_write_use_packages "library IEEE,UNISIM; use
IEEE.std_logic_1164.all; use UNISIM.vcomponents.all;"

設定後は write コマンドを使用してネットリストを作成します。
write -format vhdl mydesign.vhdl

2

合成後のシミュレーションの Verilog ネットリストを作成するには次の変数を設定します。
set xi_write_init_on_luts TRUE

設定後は次のように write コマンドを使用してネットリストを作成します。
write -format verilog mydesign.v
AR# 8982
作成日 04/05/2000
最終更新日 04/24/2007
ステータス アーカイブ
タイプ 一般