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AR# 9067

Foundation 3.1i ISE: [View VHDL Test Bench Template] を使用すると、整数が std_logic _vector に変換されてしまう

説明

キーワード: VHDL, Test Bench Template, convert, integer, std_logic_vector, テスト ベンチ テンプレート, 変換, 整数

重要度: 標準

概要:
VHDL ソースを選択した場合、関連するプロセスの 1 つに [View VHDL Test Bench Template] があります。このプロセスで、選択したソース ファイルに対してテストベンチ テンプレートが作成されますが、ソース ファイルに整数のポートがあると、次のようにテストベンチで不正に表示されてしまいます。

ソース ファイルの例:

entity top is
port ( a : out integer range 0 to 15;
clk : in std_logic);
end top;

このソース ファイルの例では、テストベンチに次のようなコンポーネントのインスタンシエーションが含まれます。

component test
port( clk : in std_logic;
a : out std_logic_vector(0 to 15));
end component;


VHDL のテストベンチ テンプレートに記載されている範囲が整数から std_logic_vector に変換されています。

ソリューション

解決策には次の 2 つがあります。

1. [Test Bench Template] に正しいポート名が含まれるよう、手動で修正します。

2- ソース ファイルを変更します。
AR# 9067
作成日 08/31/2007
最終更新日 01/01/2003
ステータス アーカイブ
タイプ 一般