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AR# 9097

Virtex-II/Virtex-II Pro、BUFGMUX - BUFGCE/BUFGMUX のセレクト/イネーブル信号のセットアップ タイム

説明

キーワード : I0, I1, Tgsi0, Tgsi1, I/O

BUFGMUX のセレクト ピン (S) または BUFGCE のイネーブル ピン (CE) のセットアップ タイムを教えてください。

データシートの BUFGCE に関する記述は、次のようになっています。
「BUFGCE の入力 I の立ち上がりエッジの直前、セットアップ タイム以内に CE を変化させないようにする必要があります。このセットアップ タイム要件を満たさない場合、出力にラント パルスが発生する場合があります。」

データシートの BUFGMUX に関する記述は、次のようになっています。
「2 つのクロックには相関関係がある必要はなく、S 入力はいつ変化してもかまいませんが、選択されているクロックの立ち上がりエッジ (つまり BUFGMUX の出力 O の立ち上がりエッジ) の直前のセットアップ タイム中に S 入力を変化させないようにする必要があります。このセットアップ タイム要件を満たさない場合、ラント パルスが発生する場合があります。」

Virtex-II
http://japan.xilinx.com/support/documentation/data_sheets/ds031.pdf
「Module 2」 -> 「Detailed Functional Description」を参照してください。

Virtex-II Pro
http://japan.xilinx.com/support/documentation/data_sheets/ds083.pdf
「Module 2」 -> 「Functional Description」を参照してください。

ソリューション

Timing Analyzer または TRACE では、セレクト ピン (S) とイネーブル ピン (CE) のセットアップ タイムは、Tgsi0 および Tgsi1 としてレポートされます。この値は、データ対クロック パスの解析の一部としてレポートされます (OFFSET IN 制約が適用された場合など)。

Tgsi0 report for Virtex-II Pro speed grade -7
Tgsi0 report for Virtex-II Pro speed grade -7


AR# 9097
作成日 08/21/2007
最終更新日 10/09/2008
ステータス アクティブ
タイプ 一般