UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 9097

Virtex-II/-II Pro、BUFGMUX - BUFGCE/BUFGMUX のセレクト/イネーブル信号のセットアップ タイム

説明

BUFGMUX のセレクト ピン (S) または BUFGCE のイネーブル ピン (CE) のセットアップ タイムを教えてください。

下で参照されているデータシートの「BUFGCE」セクションには、次のような記載があります。

CE must not change during a short setup window just prior to the rising clock edge on the BUFGCE input I. Violating this setup time requirement can result in an undefined runt pulse output. (BUFGCE の入力 I の立ち上がりエッジの直前、セットアップ タイム以内に CE を変化させないようにする必要があります。このセットアップ タイム要件を満たさない場合、出力にラント パルスが発生する場合があります。)」

下で参照されているデータシートの「BUFGMUX」セクションには、次のような記載があります。

The two clock inputs can be asynchronous with regard to each other, and the S input can change at any time, except for a short setup time prior to the rising edge of the presently selected clock; that is, prior to the rising edge of the BUFGMUX output O.
Violating this setup time requirement can result in an undefined runt pulse output.
(2 つのクロックには相関関係がある必要はなく、S 入力はいつ変化してもかまいませんが、選択されているクロックの立ち上がりエッジ (つまり BUFGMUX の出力 O の立ち上がりエッジ) の直前のセットアップ タイム中に S 入力を変化させないようにする必要があります。このセットアップ タイム要件を満たさない場合、ラント パルスが発生する場合があります。)」

Virtex-II

https://japan.xilinx.com/support/documentation/data_sheets/ds031.pdf

「Module 2: Functional Description (モジュール 2: 製品仕様)」の「Detailed Description (製品の詳細)」を参照してください。

Virtex-II Pro

https://japan.xilinx.com/support/documentation/data_sheets/ds083.pdf

「Module 2: Functional Description (モジュール 2: 製品仕様)」の「 Description (製品の詳細)」を参照してください。

ソリューション

セレクト ピン (S) またはイネーブル ピン (CE) のセットアップ タイムは、タイミング解析ツールまたは TRCE で Tgsi0 および Tgsi1 としてレポートされます。 

この値は、データ対クロック パス解析の一部としてレポートされます。たとえば、OFFSET IN 制約が適用される場合は、次のようにレポートされます。


 

AR# 9097
日付 08/17/2017
ステータス アクティブ
種類 一般
このページをブックマークに追加