AR# 9184

Foundation 3.1i ISE: VHDL または Verilog ファンクション モデルの表示方法について

説明

キーワード: Foundation, Project Navigator, Process, Schematic , プロセス, 回路図

重要度: 標準

概要:
回路図をソース ファイルとして指定すると、[Design Entry Utilities] に下層表示される [View VHDL Functional Model] または [View Verilog Functional Model] プロセスが使用できます。このプロセスでは指定の回路図に対して VHDL または Verilog ネットリストを生成できます。

一度このプロセスを実行しファイルを生成すると、回路図ソースが更新されてプロセスを再実行してもネットリストは再生成されず、同じネットリストが開きます。

ソリューション

ネットを再生成するには次のいずれかを行ってください。

1. 合成を実行する。
2. [Rerun All] を実行する。
3. 既存のネットリストを削除する。
4. インプリメンテーション プロセスを実行する。
AR# 9184
日付 01/16/2003
ステータス アーカイブ
種類 一般