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AR# 9259

Foundation 3.1i ISE: シンボル生成時に Verilog モジュールの大文字/小文字の区別が保存されない

説明

キーワード: Symbol Generator, module, verilog, case preserve, モジュール, 大文字/小文字の区別

重要度: 標準

概要:
Verilog モジュールの回路図シンボルを作成する際、コンポーネント名が小文字で生成されます。この結果、関連コンポーネントが見つからず合成プロセスでエラーが発生します。

ソリューション

次の方法で大文字/小文字を区別できます。

1- シンボルを含む回路図を開きます。.
2- [Edit] → [Symbol] をクリックした後に、変更するシンボルをクリックします。Symbol Editor が開きます。
3- [Edit] メニューから [Attributes] → [Symbol Attributes] をクリックした後に、シンボルをクリックします。
4- [Symbol Attributes] ダイアログ ボックスで Verilog モデルを選択し、大文字/小文字を区別した名前を入力して Enter キーを押します。
5- シンボルを保存し、ダイアログ ボックスを閉じます。
AR# 9259
作成日 05/11/2000
最終更新日 01/16/2003
ステータス アーカイブ
タイプ 一般