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AR# 9313

2.1i CORE Generator、C_IP5 - デュアル ポートBlockRAM のファンクション シミュレーション モデルのビヘイビアが不正となる

説明

キーワード : CORE Generator, COREGen, dual, port, BlockRAM, functional, simulation, model, incorrect, デュアル, ポート, ファンクション, シミュレーション, モデル, 不正

重要度 : 標準

概要 :
BlockRAM コアのファンクション シミュレーション モデルでのビヘイビアが不正となる。

次は不正なビヘイビアの例です。

条件 :
- アドレス A と B が同じ
- ポート A への書き込み
- ポート B からの読み込み
- CLKA と CLKB に同クロック
- WEA が High になる時データがポート A に書き込まれる
結果 :
- ポート B の値がポート A に書き込まれる
(これは不正です。ポート B は未定義である必要があります。)

ソリューション

BlockRAM の正しいビヘイビアでは、同じロケーションに読み込みと書き込みが同時に行われると、読み込みの値が不正になるように修正する必要があります。 詳細は、アプリケーション ノート XAPP 130 (http://support.xilinx.com/xapp/xapp130.pdf) の 5 ページ の「Conflict Resolution (競合時のソリューション)」に記載されています。
AR# 9313
作成日 05/21/2000
最終更新日 09/05/2001
ステータス アーカイブ
タイプ 一般