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AR# 9332

3.1i CORE Generator - D_IP1 の IP アップデートにおける既知の問題

説明

キーワード : D_IP1, COREGen, DA, FIR, filter, sine, cosine, LUT, lookup, table, Virtex, adder, subtracter, subtractor, FD, based, shift, register, accumulator, Virtex-II, Block, RAM, memory, problem, single port, dual port, block memory, Asynchronous FIFO, Release Notes, distributor memory, FFT, フィルタ, サイン, コサイン, ルックアップ, テーブル, 加算器, 減算器, ベース, シフト, レジスタ, アキュムレータ, ブロック, メモリ, 問題, シングル ポート, デュアル ポート, ブロック メモリ. 非同期 FIFO, リリース ノート, 分散メモリ

重要度 : 標準

概要 : IP アップデート #1 (D_IP1) における既知の問題について

ソリューション

一般的な既知の問題ソフトウェアの互換性

D_IP1 は、Alliance 3.1i、Foundation 3.1i、Foundation ISE 3.1i に含まれる ザイリンクス CORE Generator バージョン 3.1i とのみ互換性があります。 このため、D_IP1 は、CORE Generator のその他のバージョン (2.1i またはそれ以前のバージョン) には使用できません。

メモ : 2.1i 以前のバージョンと互換性があると述べたデータシートもありますが、この情報は誤りで、次期リリースで更新される予定です。

サービス パックのバージョン

D_IP1 は、3.1i リリースのサービス パック 1 を使用してテストされています。 D_IP1 のインストール前に必ずサービス パック 1 をインストールしてください。

サービス パック 1 は、次のサイトから入手できます。 http://support.xilinx.co.jp/support/techsup/sw_updates

Verilog および VHDL モデルとコンパイル順序

D_IP1 および 3.1i リリースより、コンパイル順序に関する情報が IP リリースごとに対応する解析順序を示したファイルに記載されています。

$XILINX/verilog/src/XilinxCoreLib/verilog_analyze_order $XILINX/vhdl/src/XilinxCoreLib/vhdl_analyze_order

また、アップデート用 HDL ビヘイビア シミュレーション モデルも IP アップデート アーカイブに含まれています。

$XILINX/verilog/src/XilinxCoreLib/ and $XILINX/vhdl/src/XilinxCoreLib/

Verilog モデル レース コンディション

Verilog ビヘイビア シミュレーションを実行すると、レース コンディションが発生する可能性のあるコアがあります。 問題が発生する可能性のあるコアは次のとおりです。

Adder Subtracter v2.0 Asynchronous FIFO v2.0 Bit Gate v2.0 Comparator v2.0 DA FIR Filter v3.0 Distributed Memory v2.0 Dynamic Constant Coefficient Multiplier v2.0 FD Based Register v2.0 Variable Parallel Multiplier v2.0

これを回避するには、ビヘイビア シミュレーションの代わりに、ポスト NGDBuild シミュレーションを実行することをお勧めします。

Virtex-II のサポート

Virtex-II 用新規コアは D_IP1 の IP アップデートに追加されていますが、Virtex-II デザインを配置配線するためのソフトウェア サポートは、2000 年末ごろにご利用いただける予定になっています。

HP システムのサポート

CORE Generator を HP システムで実行している場合は、大型コアを生成できないことがあります。
参照 (ザイリンクス アンサー #9624)


既知の問題 - コアブロック RAM (Virtex-II)

1. D_IP1 の Virtex-II シングル ポート ブロック メモリは、VHDL ビヘイビア モデルを使用してシミュレーションすると、SINIT または GSR による出力レジスタの初期化が不正になる場合があります。 これは、RAMB16_S9 プリミティブを使用してこのコアを生成する場合にのみ発生します。
参照 : (ザイリンクス アンサー #9648)

2. D_IP1 の Virtex-II シングルおよびデュアル ポート ブロック メモリでは、ユーザー指定のメモリ初期化がサポートされていません。 Virtex-II のブロック メモリ HDL シミュレーション モデルは、デフォルトでメモリをゼロに初期化します。

3. Virtex-II ブロック メモリの VHDL ビヘイビア シミュレーション モデルをコンパイルする場合は、-93 コンパイル オプションを使用する必要があります。
参照 : (ザイリンクス アンサー #9734)

4. RPM サポートなし

5. 立ち下がりエッジ クロックのサポートなし クロックを反転する必要がある場合は、コア モジュール外で反転する必要があります。

ブロック RAM (Virtex) :

1. シングル ポート ブロック RAM : クロック極性の立ち下がりエッジは GUI から選択できません。 XCO ファイルで不正に設定されているパラメータを修正してから、そのXCO ファイルを使用してコアを生成し直してください。
参照 : (ザイリンクス アンサー #9559)

2. RPM サポートなし

3. メモリ初期値を指定する MIF ファイルはサポートされていません。 代わりに COE ファイルを使用してください。

非同期 FIFO

1. バージョン 2.0 の非同期 FIFO コアでは、Virtex-II を指定した場合のブロック メモリ インプリメンテーションがサポートされていません。 Virtex-II の場合、分散メモリ (LUT) FIFO のみがインプリメントできます。 (Virtex および Spartan-II ファミリでは、ブロック メモリおよび分散メモリの両方がサポートされています。)

2. バックアノテート シミュレーションをする必要がある場合は、シミュレーションに常に SDF ファイルを使用してください。 論理的なバックアノテート シミュレーションのみを実行する必要がある場合 (ポスト NGDBuild やポスト マップなど)、NGDAnno を NGM ファイルを使用せずに実行します。 シミュレーション ネットリスト生成中に NGDAnno で NGM ファイルが使用されないようにするには、Design Manager で [シミュレーション データを入力デザインに対応] チェック ボックスをオフにしてください。

FFT (Virtex-II のみ)

16、64、256、1024 ポイントの Virtex-II 用 FFT の配置配線に関し既知の問題があります。 このため、これらのコアは生成できません。 今リリースでは、Virtex-II の FFT はビヘイビア シミュレーションにしか使用できません。

この問題は、Virtex の 16、64、256、1024 FFT には影響しません。

DA FIR

RPM サポートなし

分散メモリおよび RAM ベースのシフト レジスタ

この 2 つのコアの COE ファイルのフォーマットは、前リリースから変更されました。 既存の COE ファイルは、D_IP1 で提供されているコアには使用できない場合があります。 CORE Generator 3.1i には、古いフォーマットのみが含まれています。
参照 : (ザイリンクス アンサー #9639)

シフト RAM、ビット マルチプレクサ、バス マルチプレクサ (Virtex-II のみ)

ソフトウェアの GUI では、Virtex-II 用の RPM が作成できるようなオプションが含まれていますが、今回のリリースでは、Virtex-II 用に RPM ロジックを作成できせん。
参照 : (ザイリンクス アンサー #9689)
AR# 9332
日付 08/23/2002
ステータス アーカイブ
種類 一般