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AR# 9363

3.1i CORE Generator VHDL - VHDL の GENERATE 宣言を使用して CORE Generator のコアの複数インスタンスをインスタンシエートする方法について

説明

キーワード:vhdl, configuration, generate, 2.1i, 3.1i, コンフィギュレーション, 生成

重要度 :標準

概要:
VHDL の GENERATE 宣言を使用して CORE Generator モジュールの複数インスタンスをインスタンシエートする方法について

ソリューション

次に「mymem」という名前の CORE Generator モジュールの 4 つのインスタンスをインスタンシエートする方法を示します。

-------
MYLABEL : for i in 0 to 3 generate
begin
myinst : mymem port map ( <put listing of ports here> );
end generate;

:
:
:
end myarch;
---------



この場合のコンフィギュレーションは次のとおりです。
for myarch -- the architecture name
for MYLABEL -- the generate loop label
for all : mymem use entity XilinxCoreLib.<coregen_behavioral_model_name>(behavioral)
generic map ( <list of core parameters mapped to their values from VHO snippet> );
end for;
end for;
end for;
----------


注:

1. 生成したループにはラベルが必要です (この場合は MYLABEL)。
2. VHDL では生成したループが別の階層レベルで扱われます。
AR# 9363
作成日 05/24/2000
最終更新日 08/23/2002
ステータス アーカイブ
タイプ 一般