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AR# 9464

3.4 FPGA Express - 加算を含む Verilog の合成がうまくいかない

説明

キーワード : FPGA, Express, 3.3, error, synthesis, results, Verilog, concatenate, add, エラー, 合成, 結果, 連結, 加算

重要度 : 重要

概要 :
FPGA Express で加算を含む Verilog を正しく合成できない 例 :

wire [16:4] temp1 = {{1{temp2[15]}}, temp2[15:4]} + temp3;

ソリューション

次の方法でこの問題を回避してください。 それでも回避できない場合は、ザイリンクス サポートに連絡してください。

例で示したコードを次のように変更してください。

wire [16:4] temp1 = {{1{temp2[15]}}, temp2[15:4]} + {1'b0,temp3};

FPGA Express のアップデート バージョン 3.4.3 は次の Web サイトにある最新版の 3.1i サービス パックに含まれています。
http://support.xilinx.co.jp/support/techsup/sw_updates
この問題は 3.1i サービス パック 4 で修正済みです。

また、この問題は、次の上記の Web サイトにある最新版の FPGA Express (3.5) でも修正されています。

AR# 9464
作成日 06/09/2000
最終更新日 08/30/2001
ステータス アーカイブ
タイプ 一般