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AR# 9559

3.1i CORE Generator Virtex - Single-Port Block Memory v1_0 を作成するときに立ち下がりエッジ クロック極性が無視される

説明

キーワード : CORE Generator, COREGen, falling, rising, edge, block, memory, falling_edge, Single Port Block Memory, negative, Virtex, 立ち下がり, 立ち上がり, エッジ, ブロック, メモリ, 立ち下がりエッジ, シングル ポート ブロック メモリ, ネガティブ

重要度 : 重要

概要 :
CORE Generator 3.1i を使用してシングル ポート ブロック メモリを作成するとき、クロックのオプションで立ち下がりエッジを指定してもその極性が無視されてしまいます。 この結果、EDIF ネットリストでは、立ち上がりエッジ極性が記述され、生成された XCO ファイルでもこのコアに対し立ち上がりエッジが指定されてしまいます。

ソリューション

1

この問題は回避するには、次のように手動で XCO ファイルの Clock_On パラメータの値を 「Falling Edge」 に変更します。

CSET clock_on = Falling_Edge

次に、この編集した XCO ファイルを使用してシングル ポート ブロック メモリを生成し直します。

1. CORE Generator のメイン ウィンドウを開きます。
2. [ファイル] → [コマンド ファイルを実行] をクリックします。
3. 先程編集した XCO ファイルを選択します。
4. [OK] をクリックします。
5. [OK] をクリックして上書きします。

これで、新しい EDIF ネットリストに立ち下がりエッジ クロック極性が書き込まれます。

2

この問題は、次に示すソフトウェアおよび IP アップデートに含まれる Single-Port Block Memory v1_0 で発生します。

2.1i、C_IP5
3.1i
3.1i、D_IP1

3.1i IP アップデート #2 (D_IP2) に含まれる新しい Block Memory Cores v3_0 では、立ち下がりエッジがサポートされていません。 また、RSTA、RSTB、WEA、WEB、ENA、および ENB にアクティブ High/Low を指定することもできなくなりました。

この変更は、3.1i のシングル ポートおよびデュアル ポートのブロック メモリの両方で反映されています。これらの信号のいずれかで反転が必要な場合は、コアの外側の信号にインバータを接続し、マップでこのインバータがレジスタ (レジスタ付き入力) またはブロック メモリに適切に吸収されるようにします。
AR# 9559
作成日 08/31/2007
最終更新日 06/04/2010
ステータス アーカイブ
タイプ 一般