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AR# 9603

3.1i Virtex PAR - SRL16 が大量にあるデザインで PAR のパフォーマンスが低下する

説明

キーワード : PAR, SRL16, PWR, VCC, GND, time, XIL_MAP_NOSHIFTONES, 時間

重要度 : 標準

概要 : MAP では、GLOBAL_LOGIC1 および GLOBAL_LOGIC0 信号が生成され、SRL ライブラリ エレメントで使用される LUT RAM の F および G 入力に定数が送り込まれます。 このようなデザインで VCC のロード数が多すぎると、配線のランタイムが長くなるだけではなく、配線が煩雑になり回路のパフォーマンスも低下します。

ソリューション

これらのアドレス ピンのパワーアップ ステートを 1 にしてください。 次のように、環境変数を追加すると、VCC ネットから VCC に接続された SRL16 LUT RAM アドレス ピンが削除されます。

PC の場合 : set XIL_MAP_NOSHIFTONES=1

UNIX の場合 : setenv XIL_MAP_NOSHIFTONES 1

変数を設定後、デザインをマップし直してください。
AR# 9603
作成日 08/31/2007
最終更新日 10/21/2008
ステータス アーカイブ
タイプ 一般