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AR# 9648

3.1i D_IP1 Virtex-II、CORE Generator - シングル ポート ブロック RAM の VHDL ビヘイビア モデルの出力初期値が不正

説明

キーワード : Virtex-2, coregen, Single, Port, Block, Memory, VHDL Behavior Model, Ramb16, functional simulation, initialization, シングル, ポート, ブロック, メモリ, VHDL ビヘイビア モデル, ファンクション シミュレーション, 初期化

重要度 : 標準

概要
Virtex-II シングル ポート ブロック メモリの VHDL ビヘイビア モデルの出力初期値が間違っています。 この問題は生成したコアで 1 つ以上の RAMB_16_S9 プリミティブが使用される場合に発生します。

コアで RAMB16_S9 プリミティブが使用されていることを確認するには、CORE Generator で生成される EDIF ネットリストで「RAMB16_S9」を検索してください。 この問題は、初期値がメモリ出力でに期待される場合、たとえば GSR または SINIT 入力がアクティブの場合のみに発生します。

このエラーはメモリの内容またはその他のメモリ ファンクションに影響しません。 VHDL ビヘイビア モデルでエラーが発生するかどうかは実際の初期値によって決まります。 生成されたネットリストはこの影響を受けず、常に実デバイスでは正しく動作します。 Verilog ビヘイビア モデルには、この問題は見られません。

ソリューション

この問題があると、ビヘイビア シミュレーションはうまくいきません。NGDBuild 後、MAP 後、または配置配線後のシミュレーションを使用してください。

NGDbuild 後シミュレーション ファイルのファイル生成方法については、(ザイリンクス アンサー #8065) を参照してください。
AR# 9648
作成日 07/06/2000
最終更新日 08/23/2002
ステータス アーカイブ
タイプ 一般