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AR# 9684

5.1i Timing Analyzer/TRACE - ブロック RAM に接続されたパスが不正に制約されている (BRAMS_PORTA)

説明

キーワード : TRCE, 2.1i, 3.1i, 4.1i, 5.1i, Virtex, block, RAM, constraint, ブロック, 制約

重要度 : 標準

概要 :
デュアル ポート ブロック RAM 周辺のパスに間違った制約が付いるか、まったく制約が付いていないことがあります (例 : デュアル ポート RAM のその他のクロック ドメインで宣言された制約を使用しているパス)。

ソリューション

この場合、TNM_NET 制約は別のクロック信号が付いている場合でも、ブロック RAM の両方のポートに割り当てられます。 TNM でインスタンスがトレースされると、トレースされるピンに関係なく、そのグループのインスタンスすべてが含まれてしまいます。 ブロック RAM の場合も同様に、TNM で 1 つのポートの入力のみがトレースされても、両方のポートがグループ化されます。

バージョン 3.1i では、この問題を回避するために新しいキーワードが追加されています (現在のところ、マニュアルには表示されていません)。 キーワードは、次のように使用します。

NET "CLKA_IN" TNM_NET = BRAMS_PORTA CLKA_IN;
NET "CLKA_IN" TNM_NET = FFS CLKA_IN;
NET "CLKB_IN" TNM_NET = BRAMS_PORTB CLKB_IN;
NET "CLKB_IN" TNM_NET = FFS CLKB_IN;

メモ : このように、修飾子を複数使用する場合は、同じグループ名を同じネットに何度も割り当てる必要があります。

デザインにこれらの新しい修飾子を使用する場合には、注意してください。 たとえば、通常の RAMS キーワードを使用すると LUT RAM とブロック RAM の両方が含まれるほか、ブロック RAM のどちらのポートも含まれます。 このように、同じクロック信号で LUT RAM とブロック RAM の両方が駆動されると問題が発生します。
AR# 9684
作成日 09/01/2007
最終更新日 01/18/2010
ステータス アーカイブ
タイプ 一般