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Zynq UltraScale+ MPSoC - デザイン セキュリティ

日本語版の列に示されている資料によっては、英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新の情報につきましては、必ず最新英語版をご参照ください。このページに示されている英語版はすべて最新版です。

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はじめに

システム デザイン、ハードウェア デザイン、およびエンベデッド デザインの詳細は、Zynq UltraScale+ MPSoC デザインの概要デザイン ハブを参照してください。

概要日本語
 Design Security Solutions Product Page デザイン セキュリティ ソリューション製品ページ
キー コンセプト (英語)日本語
 Methodology Guide - Configuration Security and Secure Boot 手法ガイド - コンフィギュレーションのセキュリティのセキュア ブート
 Methodology Guide - Device and Data Security 手法ガイド - デバイスおよびデータ セキュリティ
 TRM - Safety TRM (テクニカル リファレンス マニュアル) - 安全機能
 TRM - Boot and Configuration TRM (テクニカル リファレンス マニュアル) - ブートおよびコンフィギュレーション
 TRM - Security TRM (テクニカル リファレンス マニュアル) - セキュリティ
 TRM - Device Secure Boot TRM (テクニカル リファレンス マニュアル) - デバイス セキュア ブート
 Register Reference Guide 
 Software Developers Guide - Boot and Configuration (v5.0) ソフトウェア開発者向けガイド - ブートおよびコンフィギュレーション (v4.0)
 Software Developers Guide - Security Features ソフトウェア開発者向けガイド - セキュリティ機能
 Software Developers Guide - Boot Time Security ソフトウェア開発者向けガイド - ブート時間のセキュリティ
 Software Developers Guide - BootGen Image Creation ソフトウェア開発者向けガイド - BootGen イメージの作成
 Embedded Design Tutorial - Creating a Boot Image with Security Enabled エンベデッド デザイン チュートリアル - セキュリティをイネーブルにしてブート イメージを作成
 OS and Libraries Document Collection - LibXil SKey for Zynq UltraScale+ MPSoC Devices 
 OS and Libraries Document Collection - Library XilSecure for Zynq UltraScale+ MPSoC Devices 
ユーザー ガイド (英語)日本語
 Vivado Isolation Verifier User Guide Vivado アイソレーション検証ユーザー ガイド
 Bootgen User Guide Bootgen ユーザー ガイド
トレーニング (英語のみ)
 Zynq UltraScale+ MPSoC (システム構築者対象) 

デザイン リソース

アプリケーション ノート (英語)デザイン ファイル日本語
 Isolation Design Example for the Zynq UltraScale+ MPSoCデザイン ファイル 
 Isolation Design Flow for the Zynq UltraScale+ MPSoC  
 External Secure Storage Using the PUFデザイン ファイル PUF を使用した外部セキュア ストレージ
 Developing Tamper-Resistant Designs with Zynq UltraScale+ Devices  Zynq UltraScale+ デバイスでの不正操作防止デザインの開発
 Isolation Methods in Zynq UltraScale+ MPSoCsデザイン ファイル 
 Programming BBRAM and eFUSEsデザイン ファイル BBRAM および eFUSE のプログラミング
ホワイト ペーパー (英語)デザイン ファイル日本語
 Accelerating Cryptographic Performance on the Zynq UltraScale+ MPSoC  Zynq UltraScale+ MPSoC で暗号化処理を高速化
 Xilinx IEC 62443 Compliant Product Enablement  ザイリンクス ソリューションで IEC 62443 準拠の製品を実現
 A FIPS 140-2 Primer for the Zynq-7000 SoC  
 Leveraging Asymmetric Authentication to Enhance Security Critical Applications Using the Zynq-7000 SoC  
 Risk Management for Medical Device Embedded Systems  医療機器のエンベデッド システムにおけるリスク管理
レポート (英語のみ)デザイン ファイル
 Zynq UltraScale+ MPSoC PUF 特性レポート (ザイリンクス デザイン セキュリティ ラウンジ)  
テクニカル ヒント (英語のみ)デザイン ファイル 
 Zynq UltraScale+ MPSoC セキュア ブート  
デザイン アドバイザリ (英語)デザイン ファイル日本語
 Design Advisory for Zynq UltraScale+ MPSoC/RFSoC - 2019.1 XilSKey: PPK Hash buffer overflow  Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 2019.1 XilSKey: PPK ハッシュ バッファーのオーバーフロー
 Design Advisory for Zynq UltraScale+ MPSoC/RFSoC - 2019.1 FSBL: Image Header Table (IHT) Buffer Overflow  Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 2019.1 FSBL: イメージ ヘッダー テーブル (FSBL) のオーバーフロー
 FSBL Authenticates the Boot Image in External DDR  FSBL がブート イメージを外部 DDR で認証する
既知の問題 (英語)デザイン ファイル日本語
 2016.3/2016.4 SDK - Secure Boot Image Fails to Boot on Zynq UltraScale+ ES2 Silicon  2016.3/2016.4 SDK - セキュア ブート イメージが Zynq UltraScale+ ES2 シリコンでブート エラーとなる
 XSDB (or any other JTAG user) Needs to Hold TMS Signal High for 5 TCK Cycles to Enable PL TAP Linking to the JTAG Chain  XSDB (またはその他の JTAG) のユーザーは JTAG チェーンへの PL TAP リンクを有効にするために 5 TCK サイクルの間 TMS 信号を High に保持する必要がある

Security Monitor IP

次の表に含まれている製品概要では、防衛関連および民生向けのプロジェクトの両方でセキュリティ要件を満たした Security Monitor (SecMon) IP コアについて説明します。

ユーザー ガイドおよびアプリケーション ノートにアクセスするには、ザイリンクス FAE に問い合わせるか、またはザイリンクス セキュリティ ラウンジへのアクセスをリクエストしてください。

Security Monitor の資料 (英語)日本語
 Security Monitor IP Core Product Brief