Versal ACAP デザイン プロセス資料

ザイリンクスは、Versal アーキテクチャを活用する開発を支援するため、さまざまな資料、リソース、設計手法を提供しています。Versal ACAP を使用して開発を始めるときに、まず何から着手すべきか分からない場合には、対話型ガイドのデザイン フロー アシスタントを利用して開発の戦略を立てることができます。また、デザイン プロセス ハブでは、Versal に関するすべての資料が設計段階ごとに分類および表示されているため、必要な情報をすぐに入手できます。Versal トレーニング コース一覧は、Versal トレーニング全般をご覧ください。

HW、IP & プラットフォーム開発: PL カーネルの作成 (HLS または RTL)、サブシステムの論理シミュレーション、および Vivado タイミング、リソース使用、消費電力クロージャの評価に必要な情報を提供します。また、システム統合のためのハードウェア プラットフォーム (固定または拡張可能) の開発に関する情報も含まれます。

従来のデザイン フロー
カスタム PL IP ブロックおよび RTL モジュールの作成 カスタム PL IP ブロック および RTL モジュールの作成 Vivado SP&R OOC の評価 Vivado SP&R OOC の評価 カスタム PL IP ブロックおよび RTL モジュールの作成 次のステップ 概要 概要 既存の IP を活用 既存の IP を活用 既存の IP を活用 エンベデッド ソフトウェア向けVitis™ プラットフォーム の作成 (該当する場合) 既存の IP を活用 デザイン例 ベスト RTL プラクティスの適用 ベスト RTL プラクティスの適用 論理検証の実行 論理検証の実行 ブロック デザインの作成 ブロック デザインの作成 既存の IP を活用 シミュレーション/インプリメンテーション ベスト RTL プラクティスの適用 エンベデッド ソフトウェア開発 トレーニング モジュール
プラットフォーム ベースのデザイン フロー
RTL を使用した PL カーネルの作成 RTL を使用した PL カーネルの作成 HLS を使用した PL カーネルの作成 HLS を使用した PL カーネルの作成 HLS を使用した PL カーネルの作成 Vivado® IP インテグレーターでハードウェア プラットフォームの作成 Vitis プラットフォームの作成 カーネル要件の理解 カーネル要件の理解 RTL コードを PL カーネルとしてパッケージ RTL コードを PL カーネルとしてパッケージ Vitis プラットフォームの概要 Vitis プラットフォームの概要 エンベデッド プラットフォームの作成 Vitis™ プラットフォームの作成 RTL を使用した PL カーネルの作成 Vivado で HW プラットフォームの作成 カーネル要件の理解 エクステンシブル Vitis™ プラットフォームを 有効にして Vivado プロジェクトを作成する Vitis HLS ライブラリの使用 Vitis™ HLS ライブラリの使用 itis™ HLS のプログラム Vitis HLS のプログラム パフォーマンス最適化 パフォーマンス最適化 PL カーネルの検証 PL カーネルの検証 カスタム PL IP ブロックおよび RTL モジュールの作成 次のステップ 既存の IP を活用 AI エンジン開発 ベスト RTL プラクティスの適用 シミュレーションおよびインプリメンテーション ベスト RTL プラクティスの適用 エンベデッド ソフトウェア開発 概要 概要 トレーニング モジュール
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