Versal ACAP デザイン プロセス資料

ザイリンクスの資料は、必要なコンテンツを見つけやすいように、設計プロセスに基づいて構成されています。大まかな設計プロセスを下記に示しています。関心のある設計プロセスをクリックすると、関連資料が表示されます。日本語版は、英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新の情報につきましては、必ず最新英語版をご参照ください。

HW、IP & プラットフォーム開発 PL カーネルの作成 (HLS または RTL)、サブシステムの論理シミュレーション、および Vivado タイミング、リソース使用、消費電力クロージャの評価に必要な情報を提供します。また、システム統合のためのハードウェア プラットフォーム (固定または拡張可能) の開発に関する情報も含まれます。

従来のデザイン フロー
カスタム PL IP ブロックおよび RTL モジュールの作成 カスタム PL IP ブロック および RTL モジュールの作成 Vivado SP&R OOC の評価 Vivado SP&R OOC の評価 概要 概要 - 従来のデザイン 既存の IP を活用 既存の IP を活用 既存の IP を活用 デザイン例 ベスト RTL プラクティスの適用 ベスト RTL プラクティスの適用 理検証の実行 理検証の実行 ブロック デザインの作成 ブロック デザインの作成
プラットフォーム ベースのデザイン フロー
RTL を使用した PL カーネルの作成 RTL を使用した PL カーネルの作成 HLS を使用した PL カーネルの作成 HLS を使用した PL カーネルの作成 Vivado® IP インテグレーターでハードウェア プラットフォームの作成 ハードウェア プラットフォームの作成:Vivado® IP インテグレーター使用 カーネル要件の理解 カーネル要件の理解 RTL コードを PL カーネルとしてパッケージ RTL コードを PL カーネルとしてパッケージ Vitis プラットフォームの概要 Vitis プラットフォームの概要 エンベデッド プラットフォームの作成 エンベデッド プラットフォームの作成 概要 概要 - プラットフォーム ベースのデザイン Vitis HLS ライブラリの使用 Vitis HLS ライブラリの使用 itis™ HLS のプログラム Vitis HLS のプログラム パフォーマンス最適化 パフォーマンス最適化 PL カーネルの検証 PL カーネルの検証
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