Versal ACAP デザイン フロー アシスタント

ようこそ!

このページは、Versal™ ACAP を利用して目的のデザインを完成させるためのデザイン フローおよび機能について、より深く理解できるようサポートすることを目的としています。

以下の質問に対する回答に基づいて、お客様のデザイン要件と一致するリファレンス ガイドおよび詳細情報へのリンクをご案内致します。

デザイン フローについて

以下の項目のいずれかがデザインに該当しますか?該当する場合は、[はい] をクリックしてください。不明な場合は、[いいえ] をクリックしてください。この後に続く質問に回答していくと、お客様のデザイン要件に合った適切なクイック リファレンス ガイドが案内されます。

  • AI エンジン ベースのデバイスをターゲットにしている。
  • カスタム プラットフォームが提供される前に、ザイリンクスの開発ボードを利用して、独自のサブシステムを開発したい。
  • FPGA の設計経験がないエンジニアが PL または AI エンジンを構築する。 

Versal ACAP デザイン フロー アシスタントについて 

Versal ACAP には 2 つのデザイン フロー (従来のデザイン フローおよび プラットフォームベースのデザイン フロー) があります。以下は、この 2 つのデザイン フローについての詳細です。

従来のデザイン フロー

従来のデザイン フローでは、単一の  Vivado® プロジェクトでシステム内のすべての PL 部分を定義します。このプロジェクトには、基本的な Versal のハードウェア IP ブロック (CIPS、NoC、I/O コントローラーなど) と、プロジェクト用のその他のカスタム RTL および IP ブロックがすべて含まれます。Vivado ツールを使用してデザイン ソースを追加し、Vivado インプリメンテーション フローでコンパイルします。システムが PL コンポーネントのみで構成されている場合は、Vivado ツールを使用して PDI (Programmable Device Image) を生成し、Versal デバイスをプログラムします。システムにエンベデッド ソフトウェア コンテンツが含まれる場合は、Vivado からハードウェア デザインをエクスポートして、Vitis™ 環境でソフトウェア アプリケーションを開発します。このフローは、Zynq® UltraScale+™ MPSoC に使用される従来フローとよく似ています。

プラットフォーム ベースのデザイン フロー

プラットフォームベースのデザイン フローでは、システムを「プラットフォーム」と「プロセッシング システム」の 2 つの構成要素に分割します。プラットフォームは、基本的な Versal のハードウェア IP ブロック (CIPS、NoC、I/O コントローラーなど) とソフトウェア機能 (ドメイン、デバイス ツリー、OS など) で構成される形式化されたデザイン リソースであり、これらをベースとして、実際に運用するシステムを構築および統合できます。プラットフォームのハードウェア部分は、必要最小限のハードウェア IP ブロックを含んだ専用の Vivado プロジェクトです。ソフトウェア部分は、ハードウェアとパッケージ化されてカスタム プラットフォームを構成します。プロセッシング システムは、PS、PL、オプションの AI エンジン機能で構成されており、システムの主要機能を実装します。これらの機能は、Vivado ツールや Vitis 環境で構築できます。構築後、Vitis を使用してプラットフォームに統合します。このフローでは、システムの異なる構成要素を同時に開発できるため、ヘテロジニアス システムの統合プロセスが容易になります。

Versal ACAP デザイン ガイドをご覧ください。