ISE
[Design Properties] ダイアログ ボックス
最上位モジュールのタイプ、ターゲット デバイス、合成ツールなどのプロジェクト情報を設定します。 詳細は、「デザイン プロパティの変更」を参照してください。
  •  [Name]
    プロジェクト名が表示されます。
  •  [Location]
    プロジェクト ディレクトリへのパスが表示されます。
  •  [Working directory]
    作業ディレクトリが表示されます。
    メモ : デフォルトでは、プロジェクト ディレクトリが作業ディレクトリとなります。 ISE® プロジェクト ファイル (拡張子 .xise) と作業エリアを別にする場合は、プロジェクトを作成するときに作業ディレクトリを指定できます。
  •  [Description]
    プロジェクトに関する説明を入力できます。 このボックスはオプションです。
  •  [Product Category]
    製品カテゴリを指定します。 指定するカテゴリによって、その下の [Family] および [Device] に表示されるデバイス ファミリとデバイスが変わります。
  •  [Family]
    デザインをインプリメントするデバイス ファミリ、またはアーキテクチャを指定します。
  •  [Device]
    デザインをインプリメントするデバイスを指定します。
  •  [Package]
    ターゲット デバイスのパッケージを指定します。
  •  [Speed]
    ターゲット デバイスのスピード グレードを指定します。
  •  [Top-Level Source Type]
    最上位デザインのソース タイプを指定します。
    •  [HDL]
      最上位ソース ファイルが VHDL または Verilog ファイルの場合に選択します。 HDL プロジェクトには、HDL ファイル、回路図、IP コアや EDIF ファイルなどのブラック ボックスなど、さまざまなタイプの下位モジュールを含めることができます。
    •  [Schematic]
      最上位ソース ファイルが回路図ファイルの場合に選択します。 回路図プロジェクトには、HDL ファイル、回路図、IP コアや EDIF ファイルなどのブラック ボックスなど、さまざまなタイプの下位モジュールを含めることができます。回路図ファイルは、インプリメンテーションの前に HDL ファイルに自動的に変換されるので、回路図プロジェクトでも合成ツールを指定する必要があります。
    •  [EDIF]
      最上位ソース ファイルが EDIF ネットリストの場合に選択します。 Project Navigator の環境外の合成ツールを使用してデザインを合成した場合に使用します。
    •  [NGC/NGO]
      最上位ソース ファイルが NGC または NGO ネットリストの場合に選択します。
  •  [Synthesis Tool]
    デザインの合成ツールおよび言語を指定します。 1 言語のみをサポートする合成ツールには、適切な言語を選択してください ([Synplify (VHDL)]、[Synplify (Verilog)] など)。
    •  XST
      XST (Xilinx® Synthesis Technology) は ISE® ソフトウェアに含まれる合成ツールで、 VHDL、Verilog、回路図デザイン ファイルを含むプロジェクトおよび混合言語プロジェクトをサポートしています。 詳細は、「XST での合成」を参照してください。
    •  Synplify および Synplify Pro
      Synplify および Synplify Pro はサードパーティの合成ツールで、Synplicity 社から別途に購入する必要があります。Synplify ソフトウェアでは、混合言語プロジェクトはサポートされていません。 Synplify Pro ソフトウェアでは、VHDL および Verilog ソース ファイルの両方を含む混合言語プロジェクトがサポートされています。 Synplify および Synplify Pro ソフトウェアでは、回路図ファイルを含むプロジェクトはサポートされません。 詳細は、「Synplify または Synplify Pro ソフトウェアでの合成」を参照してください。
    •  Precision
      Precision はサードパーティの合成ツールで、Mentor Graphics 社から別途に購入する必要があります。このソフトウェアでは、回路図デザイン ファイルを含むプロジェクト、VHDL および Verilog ソース ファイルの両方を含む混合言語プロジェクトがサポートされています。 詳細は、「Precision ソフトウェアでの合成」を参照してください。
    メモ : Synplify や Precision などのサードパーティの合成ツールは、コンピュータにインストールされているもののみが選択可能です。 インストールされている合成ツールがオプションとして表示されない場合は、[Preferences] ダイアログ ボックスの [Integrated Tools Options] ページでツールへのパスが正しく設定されているかどうかを確認してください。 Image
  •  [Simulator]
    シミュレーションに使用するツールと、シミュレーション ネットリストの生成に使用する言語を指定します。
    •  ISim
      ISim は、ISE ソフトウェアに含まれるシミュレータです。 このツールの詳細は、ISim ヘルプを参照してください。 Help Viewer で [Synchronize TOC] ボタン Image をクリックすると、関連するヘルプ トピックをすべて表示できます。
    •  ModelSim
      ModelSim はサードパーティ ツールで、ISE ソフトウェアに統合して使用できます。 詳細は、「ModelSim シミュレータの使用」を参照してください。
      メモ : ModelSim をインストールした後、[Preferences] ダイアログ ボックスの [Integrated Tools Options] ページで実行ファイルへの正しいパスを指定してからシミュレーションを実行してください。 Image
    •  NC-Sim
      NC-Sim シミュレータはサードパーティのシミュレーション ツールで、Cadence 社から別途に購入する必要があります。 ISE には統合されていないので、スタンドアロンで実行する必要があります。 詳細は、シミュレータ付属のマニュアルを参照してください。
    •  VCS
      VCS シミュレータはサードパーティのシミュレーション ツールで、Synopsys 社から別途に購入する必要があります。 ISE には統合されていないので、スタンドアロンで実行する必要があります。 詳細は、シミュレータ付属のマニュアルを参照してください。
    •  [Other]
      リストされていないシミュレータを使用する場合は、[Other] を選択します。
    メモ : ISE ソフトウェアに統合されていないシミュレータを使用する場合でも、ここでシミュレータを指定する必要があります。 シミュレータを指定することにより、正しいフォーマットでファイルが生成されます。
  •  [Preferred Language]
    ソース ファイル、中間ファイル、構造シミュレーション ネットリストなど、HDL ファイルが生成されるプロセスのデフォルト設定を制御します。 [Synthesis Tool] または [Simulator] で単一言語のみをサポートするツールが選択されている場合は、適切な言語が自動的に選択されます。 [Synthesis Tool] および [Simulator] の両方に混合言語 (VHDL/Verilog) をサポートするツールが選択されている場合は、生成される HDL 出力の言語を [Preferred Language] で選択できます。
    •  [Verilog]
      生成される HDL 出力のデフォルト言語を Verilog に設定します。
    •  [VHDL]
      生成される HDL 出力のデフォルト言語を VHDL に設定します。
    •  [N/A]
      [Synthesis Tool] と [Simulator] の両方に単一言語をサポートするツールが選択されている場合に表示されます。この場合、HDL 出力の生成言語は選択した合成ツールおよびシミュレータでサポートされている言語になります。
    メモ : プロセスごとにファイルの生成言語を指定する場合は、[Design] パネルの [Processes] ペインでプロセスを選択し、[Process] → [Process Properties] をクリックして言語を指定できます。 たとえば、[View HDL Functional Model] プロセスの場合、[Process Properties] ダイアログ ボックスの [Functional Model Properties] ページで構造ネットリストの言語を指定できます。
  •  [Property Specification in Project File]
    XISE プロジェクト ファイルへのプロパティの保存方法を指定します。
    •  [Store non-default values only]
      デフォルトから変更されているプロパティのみを XISE プロジェクト ファイルに保存します。
    •  [Store all values]
      デフォルト値も含め、すべてのプロパティを XISE プロジェクト ファイルに保存します。 ソース制御システムを使用する場合や異なる ISE ソフトウェア バージョンに移行する場合などに便利です。
    メモ : XISE プロジェクト ファイルの詳細は、「ISE プロジェクト ファイルについて」を参照してください。
  •  [Manual Compile Order]
    デフォルトでは、RTL コンパイル順は ISE デザイン階層に基づいて自動的に判断されます。 このオプションをオンにすると、コンパイル順を手動で指定できます。 このオプションがオンの場合、プロジェクトに HDL ソース ファイルを追加したときに階層解析が実行されず、ソース ファイルがフラットなリストとして表示されます。 HDL ソースが多数あるデザインでは、ソース ファイルの追加にかかる時間を短縮できます。 詳細は、「カスタム コンパイル順の設定」を参照してください。
  •  [Enable Enhanced Design Summary]
    プロジェクト全体および各レポートのエラー数および警告数を表示します。 詳細は、「デザイン サマリの概要」を参照してください。
  •  [Enable Message Filtering]
    メッセージ フィルタを有効にします。 このオプションをオンにしてメッセージ フィルタを設定してプロセスを実行すると、指定したメッセージが非表示になり、非表示になったメッセージの数が [Design Summary] タブに表示されます。 詳細は、「メッセージ フィルタの使用」を参照してください。
  •  [Display Incremental Messages]
    最後に実行したプロセスで出力された新しいメッセージの数を表示します。 このオプションをオンにしてプロセスを実行すると、新しいメッセージの数が表示されます。 詳細は、「デザイン サマリの概要」を参照してください。
関連項目

© Copyright 1995–2009, Xilinx® Inc. All rights reserved.