ISE Design Suite 13 の新機能

ザイリンクス ISE® Design Suite 13 ソフトウェア リリースの新機能について説明します。

このセクションでは、ISE Design Suite 13.1 の新機能を示します。

ISE Design Suite のハイライト

  • チーム設計

  • ISim のハードウェア協調シミュレーションによりシミュレーションを 100 倍高速化

  • AXI4 ツールおよび IP サポートを製品ステータスに変更

  • プラグ アンド プレイ IP イニシアチブ

    • CORE Generator™ 2.0 を導入

    • IEEE P1735 バージョン 1 暗号化による相互運用性

  • Windows 7 Professional をサポート

新規デバイス サポート

13.1 リリースでは、次のデバイスが新たにサポートされています。

  • Kintex™-7

  • Virtex®-7 (7VX485T を含む)

ロジック デザイン ツールの新機能

ロジック デザイン ツールの新機能は次のとおりです。

 

Project Navigator

  • エンベデッド開発キット (EDK) の統合性

    • 複数の ELF ファイルおよび EDK デザインで参照される ELF ファイルの自動検出をサポート

    • ELF ファイルと XMP ファイルで定義された特定のプロセッサの関連性を制御可能

    • New Project Wizard、[New Project] ダイアログ ボックス、および [Design Properties] ダイアログ ボックスで評価用開発ボードを選択可能

    • インプリメンテーションを実行する前にハードウェア デザインをエクスポート可能

    • デザインをエクスポートした後にソフトウェア開発キット (SDK) を自動的に起動

  • プロジェクトの比較機能に新しいカテゴリを追加し、レイアウトを向上

  • SmartXplorer で消費電力ストラテジおよびカスタム ストラテジをサポート

  • CORE Generator でコアを最新バージョンにアップデートし、コアのすべてのバージョンをチェック可能

  • Project Navigator で新規 System Generator ソースを作成可能

  • Timing Analyzer で TWR レポートの表示をサポート

PlanAhead

  • グラフィカル ユーザー インターフェイス

    • 新規ユーザーおよび上級ユーザーの両方が効率的に使用できるようグラフィカル ユーザー インターフェイス (GUI) を向上

    • 左側の Flow Navigator からプロジェクト管理、RTL デザイン、ネットリスト デザイン、デザインのインプリメンテーション、デバイスのプログラムおよびデバッグまでをボタンをクリックするだけで実行可能。新たに ISim が統合され、ビヘイビアー シミュレーションおよびタイミング シミュレーションを Flow Navigator から実行可能。情報ウィンドウを追加し、また Tcl コンソールおよびメッセージ ウィンドウを向上

    • PlanAhead グラフィカル ユーザー インターフェイスの変更の詳細は、『ISE Design Suite 13 : リリース ノート ガイド』の第 2 章を参照してください。

  • 消費電力予測

    • Virtex-5、Virtex-6、および Spartan®-6 デバイス ファミリの消費電力を予測可能

  • [Netlist Design] ビューに [Clock Resource] ビューを追加

    • [Clock Resource] ビューでは、クロック関連サイトを表示し、割り当てることが可能

  • ISim を統合

    • PlanAhead に ISim が統合され、Flow Navigator から起動できるようになりました。次のシミュレーションを実行できます。

      • RTL デザインのビヘイビアー シミュレーション

      • インプリメンテーション後のタイミング シミュレーション

  • プロジェクト管理機能

    • PlanAhead 13 のプロジェクト管理に関する新機能および向上点は、次のとおりです。

      • Project Navigator からソースをインポート

      • XST で適切にコンパイルされるようソース ファイルの順序を自動または手動で指定

      • トップ モジュール名を自動的に検出

      • HDL 内の `include 文のサポートを向上

      • XST 合成の XCF 制約ファイルをサポート

      • 未使用のソース ファイルを判別

      • Run ディレクトリにソースをコピーせずに実行を起動可能

      • プロジェクトをアーカイブ可能

      • テキスト エディターのフォントをカスタマイズ可能

  • Project Navigator の XISE プロジェクト ファイルをサポート

    • New Project ウィザードで XISE プロジェクト ファイルを指定することができるようになり、すべてのプロジェクト ソースを指定する必要がなくなりました。PlanAhead で XISE プロジェクト ファイルが解析され、CORE Generator コア、ブロック メモリ マップ (BMM) ファイルを含む RTL およびシミュレーション ソースが追加されます。また、合成ツールおよびインプリメンテーション ツールの実行オプションも検出され、デフォルト実行が設定されます。

  • ChipScope 機能

    • HDL デバッグ プローブを使用して RTL ネットにタグを設定する機能を追加しました。HDL デバッグ プローブでは、次の HDL デバッグ フローがサポートされます。

      • PlanAhead と XST

      • PlanAhead と Synopsys 社 Synplify/Synplify Pro

      • PlanAhead と Mentor Graphics 社 Precision RTL Synthesis

詳細は、『PlanAhead ユーザー ガイド』 (UG632) の第 12 章「デザインのプログラムとデバッグ」を参照してください。

  • 階層デザイン手法

    • PlanAhead 13 では、次の階層デザイン機能がサポートされます。

      • RTL プロジェクトのインクリメンタル XST フロー

      • パーティションを作成した階層以外の階層にインポート可能

      • パーティション内にエリア グループを設定可能

      • 合成およびインプリメンテーションでブラック ボックスをサポート

      • パーティション ポートの定数、未接続の入力および出力を境界で最適化

      • ネットリスト ベースのプロジェクトでデザインを保持するためパーティションを定義

  • パーティションのリコンフィギュレーション サポート

  • すべてのリコンフィギュレーション モジュール ソースを 1 つのソース管理ペインで管理

13.1 PlanAhead のビデオ チュートリアルは、次のサイトを参照してください。http://japan.xilinx.com/products/design_resources/design_tool/resources/

FPGA Editor

  • 新しい [Lock Layers] ツールバー ボタンで現在のレイヤー表示設定をすべてのズーム レベルで固定

iMPACT

  • SPI/BPI プログラム サポート

    • Numonyx P30 トップ ブートに加えボトム ブートをサポート

    • Winbond W25Q を 128Mb までサポート

    • Winbond W25Q の CV リビジョンのサポートを追加

ChipScope Pro

  • PlanAhead と XST 合成フローを使用した ChipScope™ Pro HDL (VHDL および Verilog) デバッグ プローブ

    • HDL および XCF 制約ファイルでデバッグ ネットをマーク可能

    • MARK_DEBUG 属性を使用すると、次のようになります。

      • ネットが保持される (最適化で削除されない)

      • PlanAhead の ChipScope ビューにネットが表示され、デバッグ コアに割り当て可能

  • PlanAhead と Synplify 合成フローを使用した ChipScope Pro HDL デバッグ プローブ

    • HDL (VHDL および Verilog) または SDC でデバッグ ネットをマーク可能

    • MARK_DEBUG 属性を使用すると、次のようになります。

      • ネットが保持される (最適化で削除されない)

      • PlanAhead の ChipScope ビューにネットが表示され、デバッグ コアに割り当て可能

  • Virtex-6 GTX および GTH 用の IBERT を PlanAhead と ChipScope フローで使用可能

    • Virtex-6 GTH の IBERT に低ライン レートおよび中ライン レートのサポートを追加

  • スタートアップ トリガー モード

    • Project Navigator、Core Inserter、および Analyzer ツールを使用

    • PlanAhead および Analyzer ツールを使用

  • IBERT スイープ テスト プロット GUI

    • Virtex-6 FPGA GTX/GTH FPGA トランシーバーの IBERT スイープ テスト結果をビルトイン ビューアーで表示

    • Virtex-6 FPGA GTX/GTH、Spartan-6 FPGA GTP、Virtex-5 FPGA GTX トランシーバーの IBERT スイープ テスト結果をスタンドアロン ビューアーで表示

  • チュートリアル

    • PlanAhead チュートリアル :ChipScope Pro を使用したデバッグ

    • ChipScope IBERT基本 IBERT デザイン フロー

ISim

  • AXI BFM のシミュレーションをサポート

  • ISim GUI からシミュレーションを再起動可能

エンベデッド ツールの新機能

エンベデッド ツールおよび IP の新機能は次のとおりです。

 

EDK 全体

  • Project Navigator、Xilinx Platform Studio (XPS)、および SDK でワークスペース選択の動作を統一

  • TDP デバイス ベースのライセンスをサポート

XPS

  • Base System Builder

    • Spartan-6 および Virtex-6 デザインで AXI システムをデフォルトに設定。Base System Builder では 7 シリーズ デザインでのみ AXI システムがサポートされています。

    • 共有バス インターコネクトを低周波数ペリフェラル バスに使用し、デザイン サイズを削減

  • System Assembly View (SAV)

    • デザイン ルール チェック (DRC) をどの時点でも実行可能

    • SAV に AXI IP を追加したときに、バス、クロック、リセットの接続およびアドレス生成を自動的に完了

    • AXI MicroBlaze™ プロセッサ インスタンスを追加したときにインターコネクト、DRAM メモリとキャッシュ、デバッグ接続、クロック、および LMB BRAMの接続を自動的に完了

    • SAV で IP の順序を変更可能

    • 複数プロセッサ システムの場合、SAV でプロセッサ システム インスタンスをフィルター可能

  • その他の XPS の変更点

    • XPS からソフトウェア開発ツールを削除

    • XPS からソフトウェア プロジェクトを削除

    • メイン ツールバーを整理し、ボタンの数を削減

    • Create and Import Peripheral (CIP) Wizard で AXI4 および AXI4-Lite スレーブ ペリフェラルの作成をサポート

    • AXI BFM プロジェクトの生成を CIP ウィザードに追加
      メモ : AXI BFM のライセンスは、別途に購入する必要があります。

    • インプリメンテーションまたはシミュレーションに ELF ファイルを指定可能となり、Project Navigator との同期化も保持

    • デバッグ ウィザードで AXI ベース デザインに AXI モニターおよびハードウェア/ソフトウェア協調デバッグの追加をサポート

    • XPS デザインが Project Navigator プロジェクトのサブモジュールである場合、シミュレーションは Project Navigator でのみ実行可能

    • デザインを SDK にエクスポートした場合に、SDK ワークスペースは自動的には設定されない

SDK

  • Eclipse 3.6 および CDT 7.0 Helios リリーズにアップデート

    • ユーザー インターフェイスを保持しながら機能をアップデートし、安定性を向上

    • コンソール ログをファイルに保存可能

  • Cygwin は不要 (ソフトウェアに含まれない)

    • Cygwin なしで MicroBlaze および PowerPC の GNU ツールチェーンを構築可能

    • 一般的な UNIX/Linux 機能に対して GnuWin32 ユーティリティを提供

  • 使いやすさを向上

    • ELF のみのデバッグ

    • 起動管理

    • フロー チェック (BSP の削除およびハードウェアの変更の検出を含む)

    • ヒント、文脈依存ヘルプ、プリファレンス設定など、ユーザー支援機能を向上

    • リビジョン管理を使用した場合にソフトウェア リポジトリ情報を保存することによりセットアップを最小限に

    • フラッシュ読み出しのみの領域の動作の自動化

  • XMD で 7 シリーズを初期サポート

Project Navigator と EDK の統合性

  • XMP ファイルのプロセッサ インスタンスを認識

    • 以前のバージョンでは 1 つのプロセッサと想定

    • ELF ファイルと XMP ファイルで定義された特定のプロセッサの関連性を制御可能

  • インプリメンテーションとシミュレーションに異なる ELF ソースを使用可能

    • ELF ファイルをプロセッサ インスタンスごとに割り当て可能

    • EDK デザインで参照される ELF ファイルを自動検出

  • インプリメンテーションを実行する前に [Export Hardware Design to SDK without Bitstream] プロセスを使用してハードウェア デザインをエクスポート可能

  • デザインをエクスポートした後にソフトウェア開発キット (SDK) を自動的に起動 (オプション)

    • SDK のワークスペースの動作を XPS およびスタンドアロン SDK と統一

  • Project Navigator の New Project Wizard、[New Project] ダイアログ ボックス、および [Design Properties] ダイアログ ボックスで評価用開発ボードを選択可能     

MicroBlaze ソフト プロセッサ

  • 新しいバージョン : v8.10.a

  • 7 シリーズ Kintex および Virtex デバイスをサポート

  • AXI を 7 シリーズ デザインのデフォルト インターフェイスに設定

  • MicroBlaze Configuration Wizard でフォールト トレラント機能をサポート

  • MicroBlaze に接続されている LMB BRAM メモリにエラー訂正コード (ECC) を追加

  • MicroBlaze のキャッシュおよび MMU メモリにパリティ保護を追加

  • 次の命令を追加

    • CLZ (Count Leading Zeros)

    • MBAR (Memory Barrier)

  • スタック オーバーフローおよびアンダーフローを検出

  • 新しいパラメーターによりユーザー モードで AXI4-Stream および FSL 命令を使用可能

エンベデッド IP

  • 新規 エンベデッド IP

    • AXI 7-Series DDRx

    • AXI External Peripheral Controller

    • AXI to AHBLite Bridge

    • AXI Master Lite IP Interface (IPIF)

  • CORE Generator から使用可能なエンベデッド IP

    • CORE Generator AXI VDMA

DSP ツールの新機能

System Generator for DSP および DSP IP の新機能は、次のとおりです。

  • System Generator

    • MATLAB/Simulink 2011a をサポート

    • すべての System Generator ブロックで Kintex-7 および Virtex-7 デバイスをサポート

    • 新しいブロック

      • 7 Series DSP48E1、Complex Multiply 5.0、DSP48 Macro 2.1、FIR Compiler 6.2、および VDMA Interface 3.0

    • System Generator で AXI PCore およびハードウェア協調シミュレーションをサポート

    • 新しいブロック文脈依存メニューによりブロックの追加および接続をスピードアップ (ベータ)

    • ハードウェア インターフェイス ドキュメントを自動的に作成可能

    これらの新機能の詳細は、『ISE Design Suite 13 : リリース ノート ガイド』の第 2 章を参照してください。

  • System Generator IP

    • Floating-point Operator、CORDIC、Divider Generator、CIC Compiler、DSP48 Macro、Multiply-Add、および Mutiply-Accumulate

CORE Generator および IP の新機能

CORE Generator ソフトウェアおよび IP コアの新機能は、次のとおりです。

  • Virtex-7 and Kintex-7 をサポートする CORE Generator IP を提供

  • 新規 IP コア

    • オーディオ、ビデオ、および画像処理 IP

      • Object Segmentation v1.0 (AXI4-Lite)

        • Image Characterization LogiCORE IP と共に使用し、統計データをオブジェクト特性のユーザー定義セットを満たすオブジェクトのリストに変換します。

      • AXI Video Direct Memory Access v1.0 (AXI4、AXI4-Stream、AXI4-Lite)

        • 外部メモリからのビデオ フレーム ストアを制御および同期化する柔軟なインターフェイスを提供します。異なるクロック ドメインからの複数の VDMA を連結し、複数のソースからのフレーム ストア読み出し/書き込みを制御できます。

      • Triple Rate SDI v1.0 (AXI4-Stream)

        • SMPTE SD-SDI、HD-SDI、および 3G-SDI 規格用のレシーバーおよびトランスミッター インターフェイスを提供します。

        • トリプル レート SDI レシーバーおよびトランスミッターは暗号化されていないソース コード (Verilog および VHDL) で提供されており、アプリケーションの要件に応じて完全にカスタマイズできます。

    • 通信 DSP 機能ブロック

      • Linear Algebra Toolkit v1.0 (AXI4-Stream)

        • 基本的なマトリックス演算 (マトリックス同士の加算、減算、乗算、およびマトリックスとスカラーの乗算) をインプリメントします。

        • さまざまな信号およびデータ処理アプリケーションの複素合成関数を開発するために最適化された柔軟な機能ブロックです。

    • FPGA の機能およびサポート

      • 7 Series FPGA Transceivers Wizard v1.3

        • 1 つまたは複数の Virtex-7 および Kintex-7 FPGA GTX トランシーバーを最初から、業界標準のテンプレートを使用して、あるいはカスタム Verilog または VHDL ラッパーを使用してコンフィギュレーションします。

        • シミュレーションおよびハードウェアでのトランシーバーの動作を検証するためサンプル デザイン、テストベンチ、スクリプトも生成します。

      • XADC Wizard v1.2

        • ユーザー指定のチャネルおよびアラーム用に 1 つの 7 シリーズ FPGA XADC プリミティブをコンフィギュレーションする HDL ラッパーを生成します。

    • 標準バス インターフェイスおよび I/O

      • 7-Series Integrated Block for PCI Express (PCIe) v1.0 (AXI4-Stream)

        • 1 レーン、2 レーン、4 レーン、または 8 レーン コンフィギュレーションをインプリメントします。7 Series Integrated Hard IP Block for PCI Express を使用し、PCI Express Base Specification v2.1 に準拠した PCI Express エンドポイントまたはルート ポートを柔軟にインプリメントします。

        • PCI Express 用の LogiCORE IP には、高パフォーマンス AXI インターフェイス、高バンド幅アプリケーション用のバッファー、BAR チェックおよびフィルター処理などの機能があります。

    • ワイヤレス IP

      • 3GPP LTE PUCCH Receiver v1.0 (AXI4-Stream)

        • 3GPP TS 36.211 v9.0.0 物理チャネルと変調仕様 (リリーズ 9) 用の LTE Physical Uplink Control Channel Receiver ブロックを提供します。

        • チャネル予測、復調、デコードをサポート

AXI4 インターフェイスをサポートするその他の IP

  • CORE Generator IP の最新バージョンは、AXI4 インターフェイスを製品サポートしています。サポートの詳細は、http://japan.xilinx.com/ipcenter/axi4_ip.htm を参照してください。

  • 通常 AXI4 インターフェイスは、Virtex-7、Kintex-7、Virtex-6、および Spartan-6 デバイス ファミリの最新版の IP でサポートされます。これまでの製品版の IP では、Virtex-6、Spartan-6、Virtex-5、Virtex-4、および Spartan-3 デバイス ファミリでレガシ インターフェイスがサポートされます。

  • ザイリンクスの AXI4 サポートに関する一般的な情報は、http://japan.xilinx.com/ipcenter/axi4.htm を参照してください。

  • このリリースの LogiCORE IP の詳細は、http://japan.xilinx.com/ipcenter/coregen/updates_13_1.htm を参照してください。

CORE Generator

  • ザイリンクスおよび Alliance IP 用に IP-XACT ベースの IP リポジトリをサポート。既存の CORE Generator、PlanAhead、および Project Navigator フローでは変更は不要です。

  • リポジトリおよび IP 管理機能を実行する [Manage IP] メニューを追加

  • [IP Catalog] パネルで AXI4 IP に対して各 AXI4 インターフェイス (AXI4、AXI4-Stream、および AXI4-Lite) のサポート情報を個別の列で表示

  • IP シンボルの個々のポートを AXI4 チャネルでグループ化して表示を簡略化

PlanAhead IP デザイン フロー

  • ザイリンクスおよび Alliance IP 用に IP-XACT ベースの IP リポジトリをサポート。既存の PlanAhead IP フローでは変更は不要です。

  • [IP Catalog] パネルで AXI4 IP に対して各 AXI4 インターフェイス (AXI4、AXI4-Stream、および AXI4-Lite) のサポート情報を個別の列で表示

  • IP の自動アップデート フローを追加

 

テクニカル サポートが必要な場合は、http://japan.xilinx.com/support にアクセスしてください。このサイトから、アンサー データベース、フォーラムなどにアクセスし、問題解決に役立つ情報を入手できます。これらの情報を参照しても問題を解決できない場合は、ウェブケースを開いてテクニカル サポート エンジニアにご連絡ください。


 

 

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