UltraScale アーキテクチャクロックユーザーガイド (UG572)

Document ID: UG572
Release Date: 2023-02-01
Revision: 1.10.2 日本語

概要
UltraScale アーキテクチャの概要
クロッキングの概要
クロッキングアーキテクチャの概要
クロック配線リソースの概要
CMT の概要
旧世代 FPGA のクロッキングとの違い
7 シリーズ FPGA との主な違い
クロッキングリソース
概要
グローバルクロック入力
バイトクロック入力
クロックバッファーおよびクロック配線
クロック構造
クロックバッファー
BUFGCTRL クロックバッファーのプリミティブ
BUFGCTRL
BUFGCE_1
BUFGMUX および BUFGMUX_1
BUFGMUX_CTRL
BUFGCTRL のその他の使用モデル
BUFGCTRL を使用した非同期マルチプレクサー (MUX)
クロックイネーブル付き BUFGMUX_CTRL
BUFGCE クロックバッファー
BUFG クロックバッファー
BUFCE_LEAF クロックバッファー
BUFGCE_DIV
BUFG_GT および BUFG_GT_SYNC
BUFG_PS
クロックマネージメントタイル
概要
MMCM
一般的な使用法について
MMCM プリミティブ
MMCME3_BASE または MMCME4_BASE プリミティブ
MMCME3_ADV および MMCME4_ADV プリミティブ
クロックネットワークのスキュー調整
整数分周のみを使用した周波数合成
MMCM で分数分周を使用した周波数合成
ジッターフィルター
制限
VCO 動作範囲
最小および最大入力周波数
デューティサイクルのプログラム
位相シフト
スタティック位相シフトモード (MMCM および PLL)
MMCM における固定またはダイナミックモードの補間型ファイン位相シフト
MMCM におけるダイナミック位相シフトインターフェイス
MMCM クロック分周値の動的変更 (CDDC)
MMCM カウンターのカスケード接続
MMCM のプログラム
入力周波数の決定
M および D 値の決定
MMCM のポート
MMCM の各ポートの説明
CLKIN1 – プライマリ基準クロック入力
CLKIN2 – セカンダリクロック入力
CLKFBIN – フィードバッククロック入力
CLKFBOUT – 専用の MMCM フィードバック出力
CLKFBOUTB – 反転 CLKFBOUT
CLKINSEL – クロック入力切り替え
RST – 非同期リセット信号
PWRDWN – パワーダウン
DADDR[6:0] – ダイナミックリコンフィギュレーションアドレス
DI[15:0] – ダイナミックリコンフィギュレーションデータ入力
DWE – ダイナミックリコンフィギュレーション書き込みイネーブル
DEN – ダイナミックリコンフィギュレーションイネーブルストローブ
DCLK – ダイナミックリコンフィギュレーション基準クロック
PSCLK – 位相シフトクロック
PSEN – 位相シフトイネーブル
PSINCDEC – 位相シフトの増減制御
CLKOUT[0:6] – 出力クロック
CLKOUT[0:3]B – 反転出力クロック
CLKINSTOPPED – 入力クロックステータス
CLKFBSTOPPED – フィードバッククロックステータス
LOCKED
DO[15:0] – ダイナミックリコンフィギュレーション出力バス
DRDY – ダイナミックリコンフィギュレーションレディ
PSDONE – 位相シフト完了
CDDCREQ – クロック出力分周値の変更要求
CDDCDONE – クロック出力変更完了
MMCM の属性
MMCM のクロック入力信号
カウンター制御
VCO と出力カウンターの波形についての詳細
基準クロックの切り替え
入力クロックまたはフィードバッククロックの欠如
MMCM の使用モデル
クロックネットワークのスキュー調整
内部フィードバックを使用した MMCM
ゼロ遅延バッファー
2 つの CMT の接続
スペクトラム拡散クロック生成
MMCM のアプリケーション例
PLL
一般的な使用法について
PLL プリミティブ
PLLE3_BASE および PLLE4_BASE プリミティブ
PLLE3_ADV および PLLE4_ADV プリミティブ
PLL のポート
PLL の各ポートの説明
CLKIN – 基準クロック入力
RST – 非同期リセット信号
PWRDWN – パワーダウン
CLKOUT[0:1] – 出力クロック
CLKFBOUT – 専用の PLL フィードバック出力
CLKFBIN – フィードバッククロック入力
CLKOUTPHY – PHY クロック出力
CLKOUTPHYEN – PHY クロックイネーブル
CLKOUT[0:1]B – 反転出力クロック
LOCKED
DADDR[6:0] – ダイナミックリコンフィギュレーションアドレス
DI[15:0] – ダイナミックリコンフィギュレーションデータ入力
DWE – ダイナミックリコンフィギュレーション書き込みイネーブル
DEN – ダイナミックリコンフィギュレーションイネーブルストローブ
DCLK – ダイナミックリコンフィギュレーション基準クロック
DO[15:0] – ダイナミックリコンフィギュレーション出力バス
DRDY – ダイナミックリコンフィギュレーションレディ
PLL の属性
ダイナミックリコンフィギュレーションポート (DRP)
DRP ポートへの書き込み
DRP ポートからの読み出し
読み出し/書き込み動作
DRP レジスタセット
MMCM レジスタ
例 1
例 2
PLL レジスタ
VHDL/Verilog テンプレート、およびクロッキングウィザード
クロッキングのガイドライン
その他のリソースおよび法的通知
ザイリンクスリソース
ソリューションセンター
参考資料
お読みください: 重要な法的通知
その他のリソースおよび法的通知
ザイリンクスリソース
ソリューションセンター
参考資料
お読みください: 重要な法的通知

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