UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 31275

LogiCORE Decoder v6.2 - Viterbi のコアのレイテンシを計算する方法について

説明

キーワード : Viterbi, CORE Generator, simulation, シミュレーション

コアのレイテンシはどうすれば算出できますか。

ソリューション

コアのレイテンシは、主にトレースバックと制約の長さによって異なります。レイテンシは、CE の付いた DATA_IN と、RDY 信号により有効であることが示される DATA_OUT 上のデコードされたデータ出力の間のシンボル入力数です。

通常は、次の計算式で算出できます。

レイテンシ = n*traceback_length+constraint_length (削減されたレイテンシの場合は n = 2、その他の場合は n = 4)

デコーダがシミュレーションされるべきレンテンシの合計は、ベスト ステートやスピード最適化などのその他の要因によって異なります。

AR# 31275
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加