UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 31850

Endpoint Block Plus Wrapper v1.12 for PCI Express - シミュレーション テストベンチでデバイス制御レジスタへの書き込みアドレスが間違っている

説明

既知の問題 : v1.12, v1.11, v1.10.1, v1.10, 1.9, 1.8, 1.7.1, 1.7, 1.6.1, 1.6, 1.5.2, 1.5.1, 1.5, 1.4, 1.3, 1.2, 1.1

サンプル シミュレーション テストベンチは、エンドポイントのデバイス制御レジスタに書き込みを実行しますが、書き込むレジスタの番号が不正です。アドレス 68h ではなく 60h に書き込まれます。

ソリューション

Endpoint Block Plus コアのレジスタ空間については、『LogiCORE IP Endpoint Block Plus for PCI Express User Guide』 (UG341) の第 2 章の「PCI Configuration Space」セクションを参照してください。

デバイス制御レジスタは、アドレス 68h にあります。

これを修正するには、次の手順に従います。

Verilog ファイル pci_exp_usrapp_tx.v

タスク TSK_BAR_PROGRAM を検索し、最後のコンフィギュレーション書き込みを次のように変更します。

TSK_TX_TYPE0_CONFIGURATION_WRITE(DEFAULT_TAG, 12'h68, 32'h0000005f, 4'h1);

VHDL ファイル test_interface.vhd

プロシージャ PROC_BAR_PROGRAM を検索し、最後のコンフィギュレーション書き込みを次のように変更します。

PROC_TX_TYPE0_CONFIGURATION_WRITE (
DEFAULT_TAG, --tag :in std_logic_vector (7 downto 0);
X"068", --reg_addr 12'h68
X"0000005F", --reg_data : in std_logic_vector (31 downto 0);
X"1", --first_dw_be : in std_logic_vector (3 downto 0);
trn_td_c, trn_tsof_n,trn_teof_n,trn_trem_n_c, trn_tsrc_rdy_n, trn_lnk_up_n, trn_tdst_rdy_n, trn_clk);

改訂履歴

2009 年 9 月 16 日 - ISE 11.3 およびコア バージョン v1.12 用にアップデート
2009 年 6 月 24 日 - ISE 11.2 およびコア v1.11 用にアップデート
2009 年 4 月 13 日- ISE 11.1 およびコア v1.10 用にアップデート
2008 年 10 月 28 日 - 初期リリース
AR# 31850
日付 08/09/2010
ステータス アクティブ
種類 ??????
IP
  • Endpoint Block Plus Wrapper for PCI Express
このページをブックマークに追加