UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 62097

2014.2 System Generator - CORDIC v6.0 インスタンスがモデルに配置した場所以外の箇所で間違った動作をする

説明

問題なく機能している System Generator デザインがあり、これに、まったく関係のない独立したエリア (CORDIC を出入力する信号はデザインのほかの部分には関わらないエリア) に CORDIC v6.0 IP のインスタンスを追加したいと思っています。

しかし、この IP を追加すると、デザインのほかの部分が予期しないかたちでエラーになります。

たとえば、delay または register ブロックの出力は、入力が 1 であっても 0 のままになります。

この理由を教えてください。

ソリューション

これは、Vivado Design Suite 2014.2 で見られる一部のコンフィギュレーションおよび IP での既知の問題です。

この問題は既知のケースすべてに関して 2014.3 で修正されています。

この問題についていくつかデータを収集しました。今後この問題に直面した場合に参照してください。
 
  • これは、CORDIC および遅延またはレジスタ ブロックとのインタラクションのようです。
  • CORDIC の入力のサンプル レートを変更すると動作が変わります。
  • CORDIC ブロック (可能ならばその周辺ブロックも) をサブシステムに配置すると、2014.2 でこの問題を解決できるようです。



AR# 62097
日付 10/08/2014
ステータス アクティブ
種類 一般
ツール
  • Vivado Design Suite - 2014.2
  • System Generator for DSP
IP
  • CORDIC
このページをブックマークに追加